的硬件结构特点.pptx

《的硬件结构特点.pptx》由会员分享，可在线阅读，更多相关《的硬件结构特点.pptx（80页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。

1、CPU CPU 结构与特点结构与特点一、一、8086/8088 CPU结构结构EU：执行部件（8086/8088）BIU：总线接口部件（8086的不同于8088的）由两部分组成8086 BIU：指令队列6个字节，外部数据总线16位。8088 BIU：指令队列4个字节，外部数据总线8位。EU：执行指令.BIU：取指、读操作数、写结果.两部分相互独立在大多数情况下，取指、执指的操作并行。这消除了许多取指时间，从而提高了系统总线的使用效率，改善了系统性能。80X86/Pentium 微处理器自1971年INTEL 4004问世以来，微处理器的发展速度惊人。18086/8088 CPU内部结构第1页/

2、共80页8086/8088微处理器8086/8088微处理器是Intel公司推出的第三代CPU芯片，它们的内部结构基本相同，都采用16位结构进行操作及存储器寻址，但外部性能有所差异，两种处理器都封装在相同的40脚双列直插组件中。第2页/共80页CHDHDISPBPSI65标志 FR3EU控制系统运算寄存器ALU124DSSSES总线控制逻辑IPCS内部RegBHAHDLCLALBL地址总线20位地址加法 数据总线外部总线指令队列通用寄存器执行部件（执行部件（EUEU）总线接口部件总线接口部件（BIUBIU）ALU数据总线80888086AXBXCXDX80X86/Pentium 微处理器第3页

3、/共80页负责全部指令的执行；向BIU输出（地址及结果）数据；对Reg及PSW进行管理。（2）功能1.EU（Execution Unit，含有ALU及部分Reg.）数据寄存器：AX，BX，CX，DX (16位)8个通用寄存器 变址寄存器：SI，DI算术逻辑运算部件ALU 16 位加法器，用于对寄存器和指令操作数进行算术或逻辑运算位加法器，用于对寄存器和指令操作数进行算术或逻辑运算.标志寄存器PSW 9个标志位，其中个标志位，其中6个条件标志位用于存放结果状态个条件标志位用于存放结果状态.运算寄存器 EU控制系统（1）组成AH,AL,BH,BL,CH,CL,DH,DL（8位）指示器：SP，BP接

4、收接收从从BIU的的指令队列中取来的指令代码指令队列中取来的指令代码，译码并向译码并向 EU 内各有关部分内各有关部分发出时序命令信号发出时序命令信号，协调执行指令规定的操作协调执行指令规定的操作。80X86/Pentium 微处理器第4页/共80页2.BIU（Bus Interface Unit，8086/8088同外部设备的接口部件）完成所有外部总线的操作，提供总线控制信号。具体地说，完成：取指、指令排队、读写操作数、地址转换（将两个16位地址相加 20位物理地址），总线控制。代码段Reg：CS 堆栈段Reg：SS 数据段Reg：DS 附加段Reg：ES（1）组成指令指针寄存器IP（下一条

5、要取的指令在当前代 码段内的偏移量）4个段寄存器 指令队列Queue 20位地址加法器 总线控制逻辑 内部通信寄存器（2）功能80X86/Pentium 微处理器第5页/共80页（3）指令队列 BIU使用指令队列实现流水线操作。当指令队列中有2个或2个（1个）以上的字节空间，且EU未申请读写存储器，则BIU顺序预取后续指令代码 Queue。（1）若是运算操作：操作数 暂存器 ALU；运算结果 经“ALU总线”相应Reg、并置PSW。（2）若从外设取数：EU BIU 访问MEM 或 I/O 内部通信寄存器 向“ALU数据总线”传 送 数据。3.EU的工作过程从BIU指令队列中取指 译码电路分析

6、相应控制命令 控制数据经过“ALU数据总线”的流向：80X86/Pentium 微处理器第6页/共80页字长：16位/准16位。时钟频率：8086/8088标准主频为5MHz,8086/8088-2主频为8MHz。数据、地址总线复用。最大内存容量：1MB。基本寻址方式：8种。指令系统：99条基本汇编指令。除能完成数据传送、算术运算、逻辑运算、控制转 移和处理器控制功能外，还设有硬件支持乘除法指令 和串处理指令。可以对位、字节、字、字节串、字串、压缩和非压 缩BCD码等多种数据类型进行处理。端口地址：16位I/O端口地址可寻址64K端口地址。中断功能：可处理内部软件中断和外部硬件中断源达256个

7、。支持单片CPU或多片CPU系统工作。二、二、特点特点1.8086/8088 CPU 主要性能80X86/Pentium 微处理器第7页/共80页 通常情况下，IP中包含下一条要取出的指令在现行代码段内的偏移量。所以，只要是顺序执行，队列机构中的指令就是紧接在现行执行指令后的逻辑上的指令。如果EU执行转移指令，则BIU清除队列机构，从新地址取出指令，并立即送EU执行。然后，从后续的指令序列中取指令填满队列。2.特点（1）取指执指重叠并行 在一条指令的执行过程中可以取出下一条（或多条）指令，指令在指令队列中排队（预取下一条指令的技术称指令流水线）；在一条指令执行完成后,就可以立即执行下一条指令，

8、减少CPU为取指令而等待的时间，提高CPU的利用率和整个运行速度。80X86/Pentium 微处理器第8页/共80页（i）存储器空间 20根地址线 220=1M Byte（2）段寄存器和存储器分段 8086/8088率先打破微处理器只能访问64KB存储空间的限制，可寻址1MB。0000000000H H FFFFFHFFFFFH A19地地 址址A010 010111001011010101972D5H 将存储器分成4个段，存放三类信息：代码、数据、中间结果和断点地址。12H972D5H段(972D5H)=12H80X86/Pentium 微处理器第9页/共80页+物理地址=段址10H+偏址

9、段址 段寄存器 CS、DS、ES、SS 16偏址 BX、BP、SI、DI、符号地址 16指令地址(CS)*10H+(IP)数据地址 (DS)*10H+EA堆栈地址(SS)*10H+(SP)附加段地址(ES)*10H+EA（ii）4个段寄存器CS、DS、SS、ES 分别指示存储区起始地址（段基地址），用来识别当前可寻址的 四个段，不可互换使用。（iii）存储单元的逻辑地址和物理地址逻辑地址 段基地址 0000HFFFFH 偏移地址 指某段内指令存放的单元到段基地 址的距离（0000HFFFFH）CPU访问存储器时，送出00000HFFFFFH间的一个20位的物理地址。80X86/Pentium

10、微处理器第10页/共80页 物理地址的形成.20000H25F60H25F61H25F62H25F63H2000H段基址逻辑地址段内偏移地址5F62H逻辑地址与物理地址物理地址与逻辑地址的关系如下图：80X86/Pentium 微处理器第11页/共80页段缺省和段替换规则：分段结构对初学者带来不便，段寄存器名不出现在指令机器码和汇编格式中，操作性质隐含指定，这就是“段缺省”。其次，段寄存器和指针、变址寄存器有较固定的配用关系，即搭配规则；最后，在指令之前加上“CS”，”DS”，”SS”等前缀，以指定的段寄存器替代隐含的段寄存器，也存在替换规则。(ES)16d+(DI)DI无ES目标字符串(DS

11、)16d+(SI)SICS,ES,SSDS源字符串(DS)16d+EA有效地址EACS,ES,SSDS存取变量(SS)16d+EA有效地址EACS,DS,ESSSBP间址(SS)16d+(SP)SP无SS堆栈操作(CS)16d+(IP)IP无CS取指令物理地址计算偏移地址可替换段地址正常使用（隐含）段基址操作类型80X86/Pentium 微处理器第12页/共80页段寄存器和其他寄存器组合指向存储单元示意图段寄存器和其他寄存器组合指向存储单元示意图80X86/Pentium 微处理器第13页/共80页（iv）存储器分段的一般规律：a.可独立分开（最大不重叠16个段）b.连续 c.重叠（部分重叠

12、或完全重叠）如：数据段和附加段完全重叠，堆栈段和附加段部分重叠。因此对一个具体的存储单元，可以属于一个逻辑段，也可以同时属于几个逻辑段。80X86/Pentium 微处理器（3）部分管脚功能双重定义以适用多处理器第14页/共80页控制寄存器8位寄存器 IP FLAG CS DS SS ES 代码段寄存器 数据段寄存器 堆栈段寄存器 附加段寄存器 AH AL BH BL CH CL DH DL AX BX CX DX SP BP SI DI 累加器 基地址寄存器 计数器 数据寄存器 堆栈指针寄存器 基地址寄存器 源变址寄存器 目的变址寄存器 (PC)指令指针寄存器(PSW)状态标志寄存器 段寄存

13、器16位寄存器通用寄存器寄存器组（Register Set）2.1.2 2.1.2 寄存器的配置寄存器的配置80X86/Pentium 微处理器第15页/共80页 （1）用途：存放8位或16位操作数或中间结果，以提高CPU的 运算速度（减少存取MEM的时间）其中，AX是CPU使用最多的一个寄存器，功能最强。AX的作用：i）ALU之前保存一个操作数，ALU之后保存结果。ii）CPU与 I/O、MEM交换数据所用到的最多的寄存器。（前者对算术运算，后者对 I/O 操作）80X86/Pentium 微处理器一、通用一、通用Reg.Reg.（分为两组:一组可用于字、字节；另一组仅可用于字）1.数据Re

14、g.（AX，BX，CX，DX）（2）特殊用法：i）BX 计算地址用作基址Reg.ii）CX 计数器，循环或移位时用。）DX 在某些 I/O 操作时，用来保存I/O端口地址，或字的乘除法运算。第16页/共80页2.指示器和变址Reg.（SP，BP，SI，DI，仅能用于字）用途：a.缩短指令代码的长度；b.建立可变的地址；c.寄存偏移量，与段寄存器的内容相加以获得物理地址。例：SP中通常存放的偏移量被认为是在堆栈段中（堆栈访问时）。DI、SI中的偏移量，通常被认为是在数据段中。BP通常用于存放当前堆栈段的一个数据区“基址”的偏移量。（通过堆栈传送数据或地址时，BP为偏移地址，SS中为段地 址。BP

15、也可用于通用Reg.。SP 堆栈指针BP 基地址指针SI 源变址寄存器DI 目的变址寄存器指针寄存器变址寄存器80X86/Pentium 微处理器第17页/共80页 其中总是包含下一条要取的指令在当前代码段中的偏移量，即程序运行程序运行过程中，过程中，IP始终指向下一次要取出的指令偏移地址。或称始终指向下一次要取出的指令偏移地址。或称IP和和CS一起指向下一起指向下一条指令的物理地址。一条指令的物理地址。80X86/Pentium 微处理器二、二、段段Reg.（CS，DS，SS，ES）CS内容+IP内容，为下一条指令的地址。DS内容+指令中的偏移量，为数据段内的某单元地址。SS内容+SP 为堆

16、栈段内的某单元地址。ES 附加段的段地址。三、三、指令指针指令指针IP（用来存储代码段中的偏移地址）用来存储代码段中的偏移地址）IP的内容由8086/8088的总线接口部件BIU修改（编程序时不能直接访问IP，但指令可引起它的改变、或将它的内容压入堆栈、或从堆栈恢复）。物理地址=CS 16IP第18页/共80页四、标志寄存器四、标志寄存器FR作用：存放ALU的操作结果的特征标志，这种标志可作为条 件，用于判断是否控制程序转移。80X86/Pentium 微处理器状态标志寄存器（PSW）CFPFAFZFSFTFIFDFOF进位标志CF（Carry Flag）：当结果的最高位（D15 或D7）产生

17、一个进位 或借位，则CF=1，否则CF=0。溢出标志OF（Overflow Flag）：当带符号数的运算结果超出2n-1 2n-11 时，溢出，OF=1，否则OF=0。符号标志SF（Sign Flag）：结果的最高位（D15 或D7）为1，则SF=1，否 则 SF=0。零标志ZF（Zero Flag）：若运算的结果为0，则ZF=1，否则ZF=0。奇偶标志PF（Parity Flag）：若运算结果的低8位中1的个数为偶数，则 PF=1，否则，PF=0。辅助进位标志AF(Auxiliary Flag)：在进行8位或16位数运算时，由低4位向 高4位（D3向D4有进位或借位，则AF=1，否则AF=0

18、。状态标志控制标志方向标志DF（Direction Flag）：DF=1，串操作时地址自动减量；DF=0，串操作时地址自动增量。中断允许标志IF（Interrupt Enable Flag）：IF=1，允许CPU接收外部中断 请求，IF=0，屏蔽外部中断请求。追踪标志TF（Trace Flag）：TF=1，使处理进入单步方式，以便于调试。第19页/共80页80X86/Pentium 微处理器例例1：执行：执行2345H3219H，分析对分析对PSW的影响。的影响。10001101000101000011001000011001+0111101010101010标志标志:运算结果最高位为运算结果

19、最高位为0 SF=0；运算结果本身运算结果本身0 ZF=0 低低8位中位中1的个数为奇数个的个数为奇数个 PF=0；最高位没有进位最高位没有进位 CF=0；第第3位向第位向第4位无进位位无进位 AF=0；次高位向最高位没有进位次高位向最高位没有进位，最高位向前没有进位，最高位向前没有进位 OF=0。第20页/共80页例例2：执行：执行2345H3219H，分析对分析对PSW的影响。的影响。10001101000101001100110111100111+0011010010001111标志标志:F12CH 补补 =-0ED4H 运算结果最高位为运算结果最高位为1 SF=1；运算结果本身运算结果

20、本身0 ZF=0 低低8位中位中1的个数为奇数个的个数为奇数个 PF=0；最高位没有进位（最高位没有进位（无进位，有借位无进位，有借位）CF=1；第三位向第四位无进位（第三位向第四位无进位（无进位，有借位无进位，有借位）AF=1；次高位向最高位没有进位次高位向最高位没有进位，最高位向前没有进位，最高位向前没有进位 OF=0。80X86/Pentium 微处理器第21页/共80页8086/8088 均为40 PIN、双列直插式(DIP)封装的芯片。其功能强于8位CPU。为解决功能强与引脚的矛盾，在8086/8088 CPU内部设置了若干个多路开关，使某些引脚具有多种功能。多功能引脚功能的转换分两

21、种情况 分时复用：在总线周期的不同时钟周期内其功能不同；按工作模式来定义引脚的功能：同一引脚在单CPU（最 小模式）和多CPU（最大模式）下，加接不同的信号。2 8086/80882 8086/8088引脚功能引脚功能80X86/Pentium 微处理器2.1 80882.1 8088引脚功能引脚功能地址/数据线20根 控制和状态线16根 定时信号线1根 电源和地线3根40PIN按功能分：每个信号方向（单、双）电平（三态、二态）第22页/共80页80X86/Pentium 微处理器q 8088CPU是是双双列列直直插插式式芯芯片，片，n 共有共有40条引脚条引脚;q 引脚引脚33决定工作模式决

22、定工作模式:n 接地，最大模式接地，最大模式n 接接+5V,最小模式最小模式 q 在两种模式下引脚在两种模式下引脚2431n 有不同的名称和意义有不同的名称和意义8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第23

23、页/共80页补充：指令周期一条指令从取出到执行完毕所持续的时间。机器周期CPU完成某个独立操作所需要的时间（取指，存储器读、写）。80X86/Pentium 微处理器时钟周期 CPU的基本时间计量单位，由P的主频决定。例：主频5MHz，则T=200ns一个指令周期由若干个机器周期构成。在8086/8088 中，机器周期称为总线周期。一个基本总线周期由4个时钟周期 T 构成，称为T1、T2、T3和T4。T1：CPU经多路复用总线发地址信息，指出寻址单元或端口地址。T2：CPU从总线上撤消地址，成浮空状态（16位），而A19A16 用来输出本总线周期状态信息。T3：连续提供状态信息，传送数据。T4

24、：结束状态。第24页/共80页AD7AD0：地址/数据总线，双向(入/出)、三态。分时复用多功能引脚。在每个总线周期T1，作地址总线低8位 A7A0，用于寻址存储器或I/O端口。之后，内部多路转换开关数据总线D7D0，用来传送数据，直到总线周期结束。在DMA方式时，这些引脚成浮空状态。8088引脚图见右80X86/Pentium 微处理器8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRD

25、RQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第25页/共80页 A8A15：地址总线，输出、三态。这些地址在整个总线周期 内保持有效(即输出稳定8位地址)。在DMA方式时，这些引脚成浮空状态。A19/S6A16/S3：地址/状态线，输出、三态。分时复用多功能引 脚。在T1状态，若访问MEM，作地址总线高4位。若访问I/O口，全为低电平。因为 I/O口只用16位地址。在T2T4期间，输出状态信息：S6总是低电平，表示8086/8088连在总线上；S5可屏蔽中断允许标志；

26、S4和S3表示当前访问存储器所用的段寄存器，S4和S3编码与段寄存器对应关系如表2-2所示。在DMA方式时，这些引脚成浮空状态。80X86/Pentium 微处理器地址线A19A0，1M内存；地址线A15A0，64K个端口地址。第26页/共80页表2-2 S4，S3编码表示段寄存器S4 S3性能对应段寄存器0 0数据交替使用附加段寄存器ES0 1堆栈操作使用堆栈段寄存器SS1 0代 码使用代码段寄存器CS1 1数 据使用数据段寄存器DS80X86/Pentium 微处理器第27页/共80页ALE：地址锁存允许信号，输出，高电平有效。它作为地址/状态，地址/数据信号线中 地址锁存进锁存器(828

27、2/8283，74LS373)的锁存控制信号。在T1期间，ALE高电平，其下跳沿将使地址锁存入锁存器。在DMA方式中，ALE不能浮空。80X86/Pentium 微处理器 NMI：非屏蔽中断请求，输入，上升沿有效。NMI是上升沿触发的非屏蔽中断请求输入信号，它不 能软件进行屏蔽。只要该引脚上出现一个从低到高的电脉 冲就能使CPU现行指令结束，立刻进入中断响应，自动形 成中断类型2，将中断向量表中的08H和09H单元的内容送 指令寄存器IP，将0AH和0BH单元内容送入段寄存器CS，形成非屏蔽中断服务子程序入口地址，转去执行NMI中断 处理。第28页/共80页 INTR靠电平触发，CPU在每条指

28、令的最后一个时钟周期对INTR采样，若发现INTR引脚信号为高电平，同时CPU内部中断允许标志IF=1时，CPU就进入了中断响应周期。若IF=0，即使有INTR引脚信号为高，CPU对外界送来的此中断请求信号也不予理睬。这样可以通过软件的方法使IF=0，以达到屏蔽中断请求INTR的目的。入口地址中断子程序断点INTA：中断响应信号，输出，低电平有效。CPU响应外部中断后，发应答信号给请求中断的设备。80X86/Pentium 微处理器INTR：可屏蔽中断请求，输入、高电平有效。CPU响应中断时，暂停正在执行的主程序，从中断源取出中断类型向量，根据中断类型向量，从中断向量表里找到相应中断服务子程序

29、的入口地址，转去执行中断服务程序。中断结束后，再返回主程序的断点继续执行程序。第29页/共80页CLK：时钟信号，输入。为CPU和总线控制器提供定时基准。占空比0.33（1/3周期高电平，2/3周期低电平）。RESET：复位信号，输入，高电平有效。至少保持4个时钟周期。当主频为4.77MHz时，上电复位时必须大于50s。复位后，CPU从FFFF0H单元开始执行。通常在FFFF0HFFFFFH这16个单元中存放转移指令。READY：准备好信号，输入，高电平有效。是被访问的MEM和I/O设备数据准备好发回来的应答 信号。当被访问部件无法在CPU规定的时间内完成数据传送时，应 使READY信号处于低

30、电平，这时CPU进入等待状态，插入一个或 几个等待周期TW来延长总线周期。80X86/Pentium 微处理器 当被访问的部件可以完成数据传送时，READY输入高电平，CPU继续运行。第30页/共80页复位后复位后CPU内部内部内内 容容标志位清除指令指针(IP)0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES 寄存器0000H指令队列空表2-3 初始化操作80X86/Pentium 微处理器第31页/共80页 DEN：数据允许，输出，三态，低电平有效。在单CPU系统中，如果用8286/8287作为数据总线的双向 驱动器时，用DEN作为驱动器的选通信号。在每个MEM或

31、 I/O访问周期以及中断响应周期，DEN变为有效低电平。在 DMA方式时，它处于浮空状态。80X86/Pentium 微处理器 TEST：测试信号，输入，低电平有效。当执行WAIT指令时，CPU对TEST进行监视（每隔5个T采样一次TEST，若TEST为高，就使CPU重复执行WAIT指令而处于等待状态。若TEST为低，CPU则脱离等待状态，继续执行下一条指令。（常用于多CPU系统）DT/R：数据发送/接收控制，输出，三态。在单CPU系统中，若用8286/8287作为数据总线的双向 驱动时，要用DT/R来控制8286/8287的数据传送方向。DT/R=1时，CPU发送数据，DT/R=0时，CPU

32、接收数据。第32页/共80页 IO/M：外设/内存访问控制，输出，三态。输出高电平时，表示总线周期为I/O访问周期；输出低电平时，表示总线周期为MEM访问周期。在DMA工作方式时，它为浮空状态。WR：写信号，输出，三态，低电平有效。WR信号有效时，表示CPU正做写MEM（或I/O口）的操作。由IO/M的状态决定是写MEM（IO/M=0)，还是写入I/O（IO/M=1)。在DMA方式时，它处于浮空状态。80X86/Pentium 微处理器 RD：读信号，输出，三态，低电平有效。RD信号有效时，由IO/M决定是对I/0读（IO/M=1）,还是对 MEM（IO/M=0）读。第33页/共80页 HOL

33、D：保持请求信号，输入，高电平有效。当DMA操作或外部处理器要求通过总线传送数据时，HOLD信号为高，表示外界请求现有主CPU让出对总线的控制权。HLDA：保持响应信号，输出，高电平有效。当CPU同意让出总线控制权时，输出HLDA高电平信号，通知外界可以使用总线。同时，现有主CPU所有具“三态”的 线，都进入浮空状态；当HOLD变为低电平时，现有主CPU也把HLDA变为低 电平，此时它又重新获得总线控制权。80X86/Pentium 微处理器HOLDHLDAMEMCPUI/ODMA第34页/共80页SS0：状态信号，输出，三态。用在单CPU系统中，与IO/M、DT/R一起表示当前的系统总 线周

34、期状态，如表2-4所示。在多CPU系统下，SS0总是输出高电平。80X86/Pentium 微处理器IO/MDT/RSS0操作111100000011001101010101中断响应读IO/口写I/O口暂停取指令读存储器写存贮器无效表2-4第35页/共80页 MN/MX：单CPU/多CPU方式控制，输入。当MN/MX=1（接VCC）时，为单CPU模式(最小模式)，这时8088的2431脚功能如上面所述；若MN/MX=0（接GND），为多CPU模式(最大模式)，8088的2431引脚定义如图2-9括号内所示。以下介绍多CPU模式（最大模式）下，括号内引脚的功能。（通常PC/XT中有8087，故设

35、为多CPU模式）S2、S1、S0：总线周期状态标志，输出、三态，低电平有效。它们的不同组合，表示CPU总线周期的操作类型。此组信号 8288总线控制器对应输入端，8288利用 这些信号的不同组合，产生访问MEM或I/O的控制信号或 中断响应信号。（表2-5）80X86/Pentium 微处理器第36页/共80页表2-5 总线周期状态标志S2S1S0操作类型000011110011001101010101中断响应读I/O口写I/O口暂停取指令操作码读存储器写存储器无效状态80X86/Pentium 微处理器第37页/共80页RQ/GT0，：请求/允许控制信号，双向、三态、低电平有效。RQ/GT1

36、 供外部主控设备（如协处理器）用来请求获得总线 控制权而使用的。首先由外部主控设备向8088输入请求总线控制权的 信号(HOLD)，若8088可以让出控制权，则在同一条线上 输出允许外部主控设备使用总线的回答信号(HLDA)。两条控制线可同时接两个外部主控设备，但 RQ/GT0的优先权 RQ/GT1的优先权。工作时序图见书P45，图2-10。80X86/Pentium 微处理器LOCK：封锁信号，输出，三态，低电平有效。用来封锁外部主控设备请求的。当LOCK信号为低时，外部主控设备不能占用总线。这个信号由指令在程序中设置。若某条指令加上前缀 LOCK，则CPU执行这条指令时，LOCK引脚为低，

37、并保持 到指令结束。第38页/共80页 QS1、QS0：指令队列状态，输出，高电平有效。QS1和QS0不同编码状态，反映了CPU内部当前的指令 队列状态，以便外部主控设备对8088进行跟踪。见表2-6。80X86/Pentium 微处理器表2-6 指令队列状态QS1 QS0意 义0 0无操作0 1取指令队列中第一操作码1 0队列空1 1取指令队列中后续字节第39页/共80页2.2 80862.2 8086引脚功能引脚功能80X86/Pentium 微处理器8086与8088引脚功能的区别：1.8086：16条地址/数据复用 引脚AD15AD0。8088：只有AD7AD0 2.8086的PIN3

38、4：BHE/S7 8088中为 SS0 PIN34是高8位数据总线的允许和状态信息复用引脚。其组合编码与数据总线传送数据的关系如下表所示。通常，用BHE作为访问存储器高字节的选通信号，用A0作为访问存储器低字节的选通信号。第40页/共80页BHE A0数据传送状态数据传送状态 0 0 传送传送16位位D15D0 0 1 传送高传送高8位位D15D8 1 0 传送低传送低8位位D7D0 1 1 无操作无操作80X86/Pentium 微处理器在T1时，CPU输出BHE有效信息，在T2、T3、TW和T4期间，CPU输出S7状态信息。S7低电平有效。在DMA工作方式，它为浮空状态。3.8086：PI

39、N28为M/IO，存贮器/输入输出信号，输出、三态。当M/IO=1时，表示访问存贮器。当M/IO=0时，表示访问I/O端口。它和8088的PIN28（IO/M）意义正好相反。第41页/共80页单独的8086/8088 CPU只能进行数据处理，但不能记忆，更不能与外界交换信息。所以，CPU芯片必须再加上必要的支持芯片：时钟电路、地址锁存器、总线驱动器、存贮器、I/O接口芯片及基本外围设备，才能构成一台完整微机系统。本节主要介绍本节主要介绍8086/8088 CPU的支持芯片。的支持芯片。80X86/Pentium 微处理器3 8086/80883 8086/8088系统组织系统组织3.1 808

40、6/80883.1 8086/8088支持芯片支持芯片8284是INTEL公司专门为8086/8088系统设计配套的单片时钟发生器，含有：时钟信号发生电路CLK；控制电路：准备就绪(READY)、复位(RESET)信号；晶体振荡信号(OSC，14.31818MHz);外围芯片所需时钟(PCLK，2.5M)等。一、一、82848284时钟发生器时钟发生器第42页/共80页8284引脚及内部结构如图所示。80X86/Pentium 微处理器第43页/共80页CLK 输出，系统时钟。频率为晶体频率或外接频率EF1的1/3。CLK信号占空比为1/3。X1、X2 输入，晶体输入。其频率(14.318MH

41、z)为CPU所需时钟 频率的3倍(4.77MHz)。PCLK 输出，外部设备时钟。其频率(2.5MHz)约为CLK的1/2，占空比为1/2。80X86/Pentium 微处理器AEN1、AEN2 输入，地址允许信号。当AEN1、AEN2为低时，RDY1和RDY2产生 READY（0）信号，致使CPU产生等待周期。RDY1、RDY2 输入，总线准备好信号。当系统总线上某个设备已 收到数据或已准备好数据，则该设备可使RDY1或RDY2有效。READY 输出，准备好信号。由RDY1或RDY2形成。1：表示已准 备好；0：使CPU产生等待周期。RES 输入，外部复位信号。产生加到CPU的复位信号RES

42、ET。第44页/共80页8284与8088/8086连接的一种方案见P48图2-12。80X86/Pentium 微处理器二、二、82828282/8283 8/8283 8位三态输出锁存器位三态输出锁存器（用于锁存地址，74LS373）8086/8088的AD15AD0/AD7AD0既可作为地址线，又可作为数据线，为了把地址信息分离出来，为外接MEM或外设提供16位/8位地址信息，一般须外加三态锁存器，并由CPU产生的地址锁存允许信号的下跳沿将地址信息锁存入8282/8283锁存器中。8282/8283引脚及真值表如图2-13所示。是20个PIN、双列直插式封装(DIP)。8283的功能与8

43、282完全相同，仅仅是输入/输出反相而已。第45页/共80页 STB：输入，选通信号，高电平有效。STB为“1”时，输出D7DO0随输入DI7DI0而变，即起传输作用；STB由1变到0平时，将输入数据锁存。_ OE 输出允许，低电平有效。当OE为0时，将锁存的信号输出，当OE为1时，8282/8283输出呈高阻状态。在系统中，OE接地，保证总是允许输出状态。8282/8283接入系统中如图2-14所示。图2-14 8282和8086的连接80X86/Pentium 微处理器第46页/共80页 74LS245/74LS244 20PIN,DIP 1.用来将数据总线上和CPU之间的数据进行传输；2

44、.用以增加数据总线的带负载能力。1 A B（发送）T=0 B A（接收）B7.B0A7 B7.。.。.。.。.。.。A0 B0 _OETDEN DT/R 1 高阻OE=0 允许输出T,输入，传输方向控制。OE，输入，允许输出。80X86/Pentium 微处理器三三、8286/8287(反相反相)8位并行双向总线驱动器位并行双向总线驱动器第47页/共80页8286/8287引脚及一位内部结构如图2-15所示。采用20引脚(PIN)、双列直插封装(DIP)。P49 图2-16 8286与8088的连接P49 图2-15 8286引脚与内部结构80X86/Pentium 微处理器第48页/共80页

45、 CPU用在最大模式下时，不能直接提供总线控制信号。8288总线控制器专门为此而设计。CPU的S2、S1、S0与8288状态信号连接，译码产生各种总线信号，使多个CPU接在同一组系统总线上。四、四、8288总线控制器总线控制器80X86/Pentium 微处理器8288的组成8288的组成：状态译码器；命令信号发生器；控制信号发生器；控制逻辑。第49页/共80页图2-17 8288总线控制器引脚 8288引脚信号介绍:S2,S1,S0：输入，状态译码信号。AEN:输入，地址允许信号。当AEN为低电平时，允许8288的各种命令输出；当AEN为高电平时，各命令处于高阻状态。CEN:输入，命令允许信

46、号。当CEN为低电平时，8288所有命令信号及DEN、PDEN全无效；当CEN为高电平时，允许上述信号输出。IOB:输入，总线方式输入控制信号，当IOB为低电平时，8288工作于系统总线方式；当IOB为高电平时，它工作于I/O总线方式。AMWC:输出，超前存储器写命令。其功能与AIOWC相似，只是由AMWC发出而已。AIOWC：输出，超前I/O写命令信号。在总线周期中提早由AIOWC发出一个I/O写命令以较早地告诉I/O设备执行的是写命令。CLK:输入，时钟信号。80X86/Pentium 微处理器第50页/共80页3.2 3.2 单单CPUCPU模式系统模式系统一、以一、以80888088为

47、为CPUCPU的单的单CPUCPU系统系统80X86/Pentium 微处理器必须遵循以下原则：1.8088的MN/MX引脚直接接高电平VCC；2.8088的IO/M、RD、WR和INTA引脚直接接在MEM和I/O端口相 应控制线上；3.地址线、地址/数据线接到地址锁存器上（CPU的ALE STB）；4.数据线有两种接法：直接接到数据总线上；经过数据总线驱动器接到数据总线上（DEN、DT/R）。5.8088 CPU的CLK时钟由8284时钟发生器提供。第51页/共80页二、以二、以8086为为CPU的单的单CPU系统系统8086系统与8088差不多，唯存储器的连接不太一样。(1)由于数据总线1

48、6位，需两片8286。(2)把1MB的存储体分为两个512KB的存储体。奇存储体：奇地址单元组成，用于存储16位数据的高字节。偶存储体：偶地址单元组成，用于存储16位数据的低字节。BHE A000同时对两个存储体访问，16位字。01奇地址访问10偶地址访问11无存储器操作80X86/Pentium 微处理器地址中A19-A1作奇偶寻址。A0作偶地址存储体片选信号：A0=0，选中偶；A0=1，不选中偶。BHE作奇地址存储体片选信号：BHE=0选中奇；BHE=1不选中奇。第52页/共80页80X86/Pentium 微处理器第53页/共80页3.3 3.3 多多CPUCPU模式系统模式系统 又称多

49、处理器系统或最大模式系统。是在一个系统中存在两个或两个以上的处理器。作为一个多CPU系统，应该要处理好以下几方面问题：1多处理器并行处理时，各处理器之间同步；2各处理器任务协调，并保证协调操作；3多处理器系统共用设备的共享和分配；4系统总线使用权的占用问题。以PC为例：1.8088、8087（协处理器）、8089（I/O处理器）不是 并行操作，而是8088主处理器控制下的协调操作。2.两个处理器不可能同时访问系统总线，只有主处理 器同意后才可能。3.主、协处理器之间采用异步通信方式交换数据。80X86/Pentium 微处理器第54页/共80页80X86/Pentium 微处理器一、一、808

50、88088为核心的多为核心的多CPUCPU系统系统（1）MN/MX=0接地（2）8088必须通过总线控制器8288提供总线控制信号。采用8288：（1）能产生系统总线控制信号（INTA、IORC、IOWC）（2）可使总线浮空，允许DMA操作。（3）提供慢速存储器读/写控制信号AMWC和AIOWC。（4）产生简单/级联 中断控制信号 MCE/PDEN等。第55页/共80页二、二、80808686为为核心核心构成构成的多的多CPU CPU 系统系统80X86/Pentium 微处理器第56页/共80页4 8086/8088CPU总线时总线时序序 2.总线周期(Bus Cycle，由若干时钟周期组成