《数字电路设计资料.pptx》由会员分享，可在线阅读，更多相关《数字电路设计资料.pptx（171页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、内容提要绪论电路设计规则电路设计流程电路验证方法电路实现结束语第1页/共171页绪论认清数字电路设计电路设计的三个层次正确的入门方法数字电路的基本参数同步数字电路设计第2页/共171页认清数字电路设计电路设计是一门艺术象艺术技巧一样，深不可测，奥妙无穷；电路设计工程师和艺术家一样，有发挥创造性的无限空间；电路设计所使用的“原料”和艺术作品一样，简单而且为所有人共知；电路的表现形式和艺术作品一样，相同的内容，相同的目的，可能会有不同的表现形式。第3页/共171页认清数字电路设计因为电路设计是一门艺术，所以它不可以速成；必须正确的入门方法；必须经常重复练习；在实现以前必须有完整的构思。第4页/共1
2、71页认清数字电路设计举例：设计一个电路完成以下波形描述的功能。Clk0123D0QD0D1D2D3D1D2D3D0D1D2D3D0D1D2D3D0D1D2D3012301230123第5页/共171页Cnt1.0认清数字电路设计利用选择器完成电路功能MuxCntClkD0QD1D2D3Sel第6页/共171页认清数字电路设计利用移位寄存器完成电路功能CarryShiftCntClkD0QD1D2D3Load第7页/共171页电路设计的三个层次完成功能能够完成电路要求完成的功能工作可靠电路的工作对外围环境要求最低；电路不受温度、工艺等因数的影响可重用（可移植）能方便的在别的电路中使用第8页/共
3、171页电路设计的三个层次举例设计一个UART的接收电路波特率19.2，偶校验，1位停止位起始位数据Uart_RxD7D6D5D4D3D2D1D0CD0校验位停止位第9页/共171页电路设计的三个层次定义输入输出端口输入：UartRx、SysClk、Read输出：Data、New、ErrUartDataUartRxSysClkNewReadErr第10页/共171页电路设计的三个层次功能实现（框图）下降沿检测接收定时控制采集时钟生成移位寄存奇偶/停止位标志产生UartRxSysClkReadErrDataNew第11页/共171页电路设计的三个层次完成功能（电路图）第12页/共171页电路设计
4、的三个层次该电路能完成要求的功能，我们的设计已经结束我们来看下面情况：发送的时钟和接收的时钟源不同步传输中出现干扰读信号和接收时钟不同步接收电路伪同步这些都是可靠性问题第13页/共171页电路设计的三个层次我们修改了电路，电路工作已经十分可靠，现在我们可以说设计结束了。如果我们我们接到另一个项目需要做一个URAT，要求有些不同：波特率、校验位、停止位可变；CPU中断响应慢这么办？第14页/共171页电路设计的三个层次所以我们在设计电路时，最好能使电路可重用，或尽可能简单的修改原设计的情况下对电路进行移植。第15页/共171页TDelay数字电路基本参数无时钟信号的电路（组合逻辑）In1In2I
5、n3Out对于组合逻辑的电路，在电路分析时只有输入到输出的延时（Tdelay），由于电路实现的原因，不同的输入到输出的延时不同，不同的工艺产生的延时不同，不同的温度会导致延时不同。第16页/共171页数字电路基本参数有时钟信号的电路（时序电路）ClkQD DDCLKQDQThTsuTcoTsu：建立时间，表示在时钟有效沿前数据维持不变的时间Th：保持时间，表示在时钟有效沿后数据维持不变的时间Tco：输出延时，表示在时钟有效沿后数据输出的时间第17页/共171页数字电路基本参数Tsu、Th是对输入信号中数据和时钟相位的表征，通常我们提及这两个参数时，一般是指器件对输入的要求，即要求输入的最小建立
6、时间（Tsu）和最小保持时间（Th）；触发器的这两个参数只与器件的工艺和温度有关当我们的输入的相位要求不能满足该要求时，触发器的值将不能达到预期结果（即我们常说的不确定）。第18页/共171页数字电路基本参数对于一个触发器来说，Tsu+Th为一个常量。由于有外围电路的作用，我们所看到的最小建立时间（Tsu）和最小保持时间（Th）可能有变化。例如：第19页/共171页数字电路基本参数触发器的Tco参数只与器件的工艺和温度有关由于时钟输入或数据输出电路上的延时，器件或模块的Tco可能会有变化，例如：第20页/共171页数字电路基本参数我们现在已经学习了数字电路的基本参数：TDelayTsuThTc
7、ofmax？第21页/共171页数字电路基本参数我们在电路中，实际上触发器和组合逻辑是以以下结构存在的：ClkDQDDQQDTcoTDelayTsuT=Tco+TDelay+Tsu当时钟沿有效时，经过时间T，信号传达到第二个寄存器。要使电路能可靠工作，必须Tclk T，如果满足此要求，时钟频率为fClk 1/T；则fmax=1/T。第22页/共171页同步数字电路设计在数字电路中为什么要使用同步数字电路？n可靠性n处理速度第23页/共171页同步数字电路设计异步电路（组合逻辑电路）：C0C1C2C3CnT0T1T3TnTDelay=T0+T1+T2+T3+TnT2TDelay第24页/共171
8、页同步数字电路设计同步电路（时序电路）：C0C1C2C3CnDFFDFFDFFDFFT0T1T3TnT2TDelayClkTDelay=n TClk+Tco第25页/共171页同步数字电路设计Tdelay与组合逻辑的延时（Tn）无关TDelay=n TClk+Tco因为fmax=1/（Tco+Tn+Tsu），Tn为触发器间的组合逻辑的最大的延时由于Tco 和 Tsu在同一芯片中基本上是个常数，所以Tn直接影响fmax。当TClk Tn，组合逻辑的延时与TDelay 无关。是？否？第26页/共171页同步数字电路设计假设因为温度、工艺或布线改变，造成电路的延时改变了t,对于异步电路：T=(T1+
9、t)+(T2+t)+(T3+t)+(T4+t)+(Tn+t)=T1+T2+T3+T4+Tn+t n=TDelay+t n 变化引起的延时为t n 第27页/共171页同步数字电路设计对于同步数字电路T=n TClk+(Tco+t)=(n TClk+Tco)+t=TDelay+t变化引起的延时为t所以同步数字电路的可靠性和移植性明显优于异步电路第28页/共171页同步数字电路设计另外，由于同步数字电路只对在时钟有效沿附近的数据“感兴趣”，所以它可以将由于干扰造成的数据干扰和由于电路竞争冒险产生的毛刺“过滤”掉，从而大大的提高了电路的可靠性。第29页/共171页同步数字电路设计同步电路使电路的速度
10、是提高了还是降低了？快？慢？第30页/共171页同步数字电路设计变慢了，为什么？异步电路：TDelay=T0+T1+T2+T3+Tn同步电路：TDelay=n TClk+Tco为了使同步电路的触发器工作稳定，必须保证Tclk Tmax，其中Tmax为T0、T1、T2、T3 Tn中最大的一个第31页/共171页同步数字电路设计变快了，为什么？同步数字电路每间隔一个TClk可以处理一个数据，而异步电路需要每间隔Tdelay才能处理一个数据。就单位时间内处理的数据量而言，同步数字电路可以远远大于异步电路。所以我们说，使用同步数字电路的可以提高电路的运行速度。第32页/共171页正确的入门方法从电路图
11、设计入手可以很清楚电路是如何实现的；可以很清楚电路结构，或会有意识的对电路的模块进行划分；如果从语言入手必须熟悉电路，能很容易的读懂电路；对电路的不同描述方式，要清楚综合工具的综合结果第33页/共171页正确的入门方法规范设计是入门的基础规范设计可以避免一些电路不可靠因素；真正可重用的电路绝对是规范的；电路的功能实现不是最有价值的东西，最有价值的是电路实现的思路；如果你的电路大家都看不懂，那绝对是“垃圾”；第34页/共171页正确的入门方法注重仿真所有的电路都是调试出来的，不是设计出来的；不懂仿真，则永远无法成为电路设计高手；测试向量的完整性可以大大缩短硬件的调试时间。第35页/共171页电路
12、设计规则命名规则注释规则电路描述规则第36页/共171页命名规则（1）名字必须有确定意义，且具有可读性。如：SysClk、Reset、SecondCnt、CnlAData不能取如下名字：X、A、B第37页/共171页命名规则（2）名字之间的单词的第一个字母使用大写。如：TotalNumber、CalcError、FramerSearch、InputDataCounter不要将名字中全部取为大写或小写，如：CPUADDRESS、ramreaddata、fifoemptyTotalnumber、calcerror、framersearch、inputdatacounter、BASEADDR第38页
13、/共171页命名规则（3）在命名中使用_N的后缀表示低电平有效信号或下降沿有效的时钟，没有_N的信号均表示高电平有效或上升沿有效如：Reset_N，TxClk_NSyncLos=!FramerSync第39页/共171页命名规则（4）在命名中使用_C的后缀或全部大写表示常量。如：DataWidth_C、DATAWIDTHBuffDepth_C、BUFFDEPTH第40页/共171页命名规则（5）在命名中使用_B的后缀表示双向的变量或信号。如：CpuData_B表示CPU数据总线是双向的。第41页/共171页命名规则（6）使用恰当的缩写，缩短名字的长度，同时不降低名字的可读性如：Rd ReadW
14、rWriteEn EnableAva AvailableAddrAddressAlm AlarmClkClockRstResetInInputOutOutput第42页/共171页命名规则（7）名字中尽可能不出现数字，除非必须出现。如：E1Framer第43页/共171页命名规则（8）避免单独使用以下字母和数字，更不允许在同一文件中的名字中使用以下字母和数字区别变量或信号名：I、l、1O、0、oS、5G、6如：RdCnt1、RdCntl、RdCntI第44页/共171页命名规则（9）当文件中只包含一个模块时，文件名和模块名保持一致。当文件中有多个相关模块且没有顶层模块，模块名须与各模块的功能相
15、关当一个模块中的子模块在别的电路中不会使用时，可以将子模块和顶层模块放置在一起，文件名和顶层模块名相同。第45页/共171页注释规则代码注释是为了增强代码的可读性，注释的内容要求言简意赅。注释分为：文件或模块注释变量或信号注释电路注释特殊功能注释其他注释第46页/共171页数字电路设计流程功能分析和模块定义确定重要信号传递方案代码设计和验证第47页/共171页功能分析和模块定义自顶向下设计；对项目的各功能进行系统的分析，列出数字电路需要完成的各个功能；按以下原则划分各功能模块：功能确定接口最简成对原则模块最少定义模块间的接口；再将每个模块按以上原则和方法划分功能子模块，直到模块最小化第48页/
16、共171页功能分析和模块定义举例：设计一个SDH的四路E1映射的电路；电路接收信号为SDH开销处理后的并行数据和定时信号；上行总线接口为两条，每条的信号完全一样：输入：CLK19、SPE、C1J1V1输出：ADD、DATA7：0、PAR下行总线接口为两条，每条的信号全是输入且完全一样：CLK19、SPE、C1J1V1、DATA7：0、PAR第49页/共171页功能分析和模块定义设计一个SDH的四路E1映射的电路；（续）CPU总线用于电路设置和告警处理输入：ADDR7：0、RD、WR、CE双向：DATA7：0E1接口为4条相同的接口信号输入：RPO（PCO）、RNO（RDO）输出：TPI（TCI
17、）、TNI（TDI）要求完成以下功能：每个E1可以在任意的TU12位置分插上行时序可以在上行和下行四个时序中任意选择第50页/共171页功能分析和模块定义设计一个SDH的四路E1映射的电路；（续）要求完成以下功能：（续）E1接口可选正/负双轨模式和NRZ/时钟模式根据下行总线工作状态实现倒换第51页/共171页功能分析和模块定义SDH介绍第52页/共171页功能分析和模块定义电路设计框图定时处理TIMEPOCESSCPU接口CPUINTERFACE上总线形成ADDGENERATE端口映射PORTMAP端口映射PORTMAP端口映射PORTMAP端口映射PORTMAP下行数据总线上行和下行控制总
18、线CPU数据、地址和控制总线上行数据总线E1接口QE1MAP第53页/共171页功能分析和模块定义各模块功能确定检查模块间接口最简检查成对设计检查模块最少检查定义模块间的接口第54页/共171页确定重要信号传递方案确定电路的输入输出要求确定模块间的输入输出要求重要信号传递过程定时信号公用信号第55页/共171页确定重要信号传递方案举例：第56页/共171页代码设计和验证自底向上设计每一模块根据功能要求、接口定义和重要信号传递方案进行代码设计对每个模块进行仿真对成对模块进行联调将所有模块拼接并进行系统验证第57页/共171页电路验证方法验证的目的是为了保证电路提供的功能特性的正确性；验证的目标是
19、证明设计没有错误；验证过程需要权衡以下方面：验证时间验证成本验证充分第58页/共171页电路验证方法验证手段；功能验证的方法；验证计划的建立；第59页/共171页验证手段功能验证（功能仿真）功能验证是设计验证的主要形式；功能验证需要进行代码覆盖率的检查；静态时序分析检查电路中触发器的建立和保持时间，以及基于路径的时延要求；时序仿真形式验证第60页/共171页功能验证（功能仿真）功能仿真的目的主要是为了保证设计的RTL级的描述和要求的特性一致；电路设计输入激励输出响应测试平台第61页/共171页功能验证（功能仿真）功能验证策略一：比较法电路设计（RTL描述）输入激励比较输出响应测试平台电路设计（
20、行为描述）第62页/共171页功能验证（功能仿真）举例：设计一个带异步复位的计数器，使用比较法进行仿真，并检查代码覆盖率第63页/共171页功能验证（功能仿真）功能验证策略二：预测法电路设计输入激励比较输出响应测试平台预测结果第64页/共171页功能验证（功能仿真）举例：设计一个带异步复位的计数器，使用预测法进行仿真，并检查代码覆盖率第65页/共171页功能验证的方法黑盒法：不知道实现细节，所有验证内容通过对设计对外接口完成的；白盒法：对设计内部结构和细节非常清楚，并可以进行完全的控制和观察；灰盒法：知道细节的情况下，进行黑盒验证。第66页/共171页功能验证的方法一般情况，对模块测试进行白盒
21、测试或灰盒测试；系统测试使用黑盒测试或灰盒测试。第67页/共171页TestBench简介描述TestBench流程产生输入激励例化测试对象检查测试对象输出输出测试结果第68页/共171页验证计划的建立一个验证计划一般需要具备：明确验证目标；确定验证手段、方法和策略；结果检查手段；验证结果的质量标准；验证进度安排和管理；验证小组成员的职责和分工。第69页/共171页电路实现数字电路中时钟处理方法接口电路运算电路数据流处理电路第70页/共171页数字电路中时钟的处理方法数字电路中时钟是所有信号的参考，没有时钟，所有的数字信号都没有意义；一个数字电路中时钟的处理方案直接影响数字电路的功能实现和可靠
22、性；一般情况，我们在同一个设计中使用唯一的系统时钟（除接口电路）；当系统中多个时钟时，我们必须对有些时钟进行处理。第71页/共171页数字电路中时钟的处理方法当有多个时钟数字电路，且有一个时钟（假设为CLKA）的速率大于其他时钟两倍以上，我们在接口部分就必须对其他时钟进行同步化处理，将其他时钟信息转换为和CLKA同步的允许信号。这样处理的好处：便于处理电路内部时序；时钟间边界条件只在接口部分电路进行处理；第72页/共171页数字电路中时钟的处理方法同步化处理电路（时钟沿提取电路）：其输出波形：第73页/共171页数字电路中时钟的处理方法这么会这样？问题出在哪？MAX7000MAX300AFLE
23、X1K对CLKEN和CLK分别进行计数，比较计数的值便能知道CLKEN是否能真实反映CLK。输入的激励：SysClk周期为20ns；Clk周期为58ns。第74页/共171页数字电路中时钟的处理方法当TaTb，SysClk不能采集到ClkEn；当TbTa，SysClk可能会两次采集ClkEn。组合逻辑TaTbClkSysClkClkDQDQ第75页/共171页数字电路中时钟的处理方法解决方法？对于非同源时钟，为了保证电路的可靠性和移植性对于非同源时钟，为了保证电路的可靠性和移植性必须做如上处理。必须做如上处理。第76页/共171页数字电路中时钟的处理方法前面电路是对时钟的上升沿进行同步化处理，
24、如果是下降沿呢？第77页/共171页数字电路中时钟的处理方法提问：如何取的上升和下降沿第78页/共171页数字电路中时钟的处理方法当有多个时钟数字电路，但速率最快的时钟（假设为CLKA）的速率没有达到其它时钟频率的两倍，我们在接口部分就必须对其他时钟和数据通过FIFO进行隔离，并将其他时钟信息转换为和CLKA同步的允许信号。第79页/共171页数字电路中时钟的处理方法异步时钟和数据处理标准电路：nFIFO的深度最小需要3n如果SYSCLKCLK，如何处理？n如果内部电路不能运行在CLK时钟频率上，如CLK为200MHz？第80页/共171页数字电路中时钟的处理方法对于间歇时钟，如果其最高频率小
25、于所选的系统时钟的1/2：用时钟沿提取电路对时钟进行同步化；如果最高频率大于所选的系统时钟的1/2：使用FIFO进行同步；增大FIFO的深度；或通过串并转换将数据转换成并行数据或宽度更宽的数据进行处理；第81页/共171页数字电路中时钟的处理方法选择系统时钟一般性原则：1.不大于内部电路能够运行的最高频率的时钟；2.连续的周期性时钟；3.在系统中频率最高的时钟；当不能满足第二条时，必须保证时钟的间歇时间小于其他任何时钟的周期；当不能保证第三条时，可以将数据进行串并转换成并行数据或宽度更宽的数据，从而降低非系统时钟的频率。n如果不能满足第一条，怎么办？第82页/共171页数字电路中时钟的处理方法
26、对于内部的低速时钟，一般常见的方法：分频器模块A模块B模块CSysClkn这种结构在很多情况下不会出问题，但如果模块间有数据交换时，其定时特性的评估将比较困难；n当时钟很多时，对时钟的布线要求较高；第83页/共171页数字电路中时钟的处理方法最佳处理方法：分频器模块A模块B模块CSysClkClkEnAClkEnBClkEnCn这种结构使电路中的模块间的数据交换非常简单；n对电路的静态时序分析变的简单且易于调整；n由于对工艺和布线的要求降低，电路的可靠性和移植性大大增加；n使内部电路设计更理想化和理论化。第84页/共171页接口电路接口电路功能和处理原则接口处理电路使用的基本元素输入接口电路输
27、出接口电路双向接口电路举例：CPU接口电路第85页/共171页接口电路功能和处理原则功能：提供和处理与芯片或FPGA接口的电路时序；对可能有的干扰进行过滤；对非系统时钟进行处理；如果需要提供3态控制；处理原则：统一到一个系统时钟；外围时序和相位关系不变。第86页/共171页接口电路功能和处理原则接口电路位置示意图：内部电路接口电路外围电路n接口电路隔离了外围电路和内部电路，它不改变外围电路的时序和相位要求；n接口电路使内部电路有统一的系统时钟；n使内部电路中没有双向变量和三态信号n使内部电路接收的信号更稳定；n总之，接口电路使内部电路的处理更理想化和理论化。第87页/共171页接口处理电路使用
28、的基本元素三态门：将外围的双向电路引入内部电路，使内部电路中没有三态电路；输出三态与外围电路中信号进行线或或线与；三态输出在一般情况下输出高阻，只有必须输出时才输出数据，避免与外围电路发生冲突。第88页/共171页接口处理电路使用的基本元素三态门：EnvccEnvccEn双向接口线与线或第89页/共171页接口处理电路使用的基本元素透明锁存器（Latch）：在数字电路设计中，尽可能不使用Latch；Latch以下条件同时存在的情况下使用：要锁存的数据在数据标志（如读信号）的上升沿和下降沿之间可能变化；内部电路在数据标志的上升沿和下降沿之间需要使用要锁存的数据；内部电路在数据标志结束后可能还需要
29、使用要锁存的数据；第90页/共171页0 10 1001100接口处理电路使用的基本元素为什么我们需要尽可能不使用Latch？Latch的波形Latch的结构EnDQLacthmux01Sel1DQ1 0第91页/共171页n确认Latch使用条件是否完全具备；n如果有任意一条不具备，使用别的电路代替；如何避免使用Latch?接口处理电路使用的基本元素第92页/共171页避免使用Latch（1）要锁存的数据在数据有效标志（如读信号）的上升沿和下降沿之间可能变化；解决办法：使用数据有效标志(Enable)第一个沿进行锁存。Data(内部)EnableData上次锁存数据本次数据EnableDat
30、aData(内部)上次锁存数据本次数据使用Latch的情况不使用Latch的情况第93页/共171页避免使用Latch（2）内部电路在数据标志的上升沿和下降沿之间需要使用要锁存的数据；解决办法：使用数据有效标志(Enable)第二个沿进行锁存。不使用Latch的情况EnableDataData(内部)本次数据使用Latch的情况要求输出数据的位置OutputData(内部)EnableData要求输出数据的位置Output本次锁存数据第94页/共171页锁存数据避免使用Latch（3）内部电路在数据标志结束后可能还需要使用要锁存的数据；解决办法：使用数据有效标志(Enable)控制数据输入不使
31、用Latch的情况EnableDataData(内部)本次数据使用Latch的情况使用数据的位置EnableDataData(内部)使用数据的位置数据有效第95页/共171页n确认Latch使用条件是否完全具备；n如果有任意一条不具备，使用别的电路代替；n如果全部具备，确认系统中是否有比数据有效标志快3倍以上的时钟；n如果有，使用该时钟锁存数据；如何避免使用Latch?接口处理电路使用的基本元素第96页/共171页接口处理电路使用的基本元素EnableDataD0D1D1D0Q0Q1使用数据位置使用数据位置QOutputSysClkQD1D0Q1Q0使用数据位置使用数据位置OutputQEND
32、EnableDataQQENDEnableDataSysClkQ第97页/共171页n确认Latch使用条件是否完全具备；n如果有任意一条不具备，使用别的电路代替；n如果全部具备，确认系统中是否有比数据有效标志快3倍以上的时钟；n如果有，使用该时钟锁存数据；如何避免使用Latch?接口处理电路使用的基本元素n如果没有，只能用Latch或其替换电路。第98页/共171页接口处理电路使用的基本元素Latch替换电路GateDataSysClkQENDQ10实际波形实际电路Latch是否可以不用？第99页/共171页接口处理电路使用的基本元素移位寄存器：当内部电路的处理速度较慢，通常使用移位寄存器进
33、行速率变换；一般情况下，只有当系统时钟的频率小于数据时钟，才在接口电路中使用移位寄存器，否则，将在内部电路中使用；移位寄存器在接口电路中主要用于串并转换和并串转换。第100页/共171页接口处理电路使用的基本元素移位寄存器：并串转换串并转换第101页/共171页接口处理电路使用的基本元素滤波器：当输入信号不稳定或有干扰，可以使用滤波器过滤到不需要的信号；滤波器的根据采集时钟和过滤对象的速率倍数，选择不同的滤波器形式；根据输入信号的特点，可以对滤波器进行不同的修改和调整。第102页/共171页接口处理电路使用的基本元素滤波器（1）：n仿真波形第103页/共171页接口处理电路使用的基本元素滤波器
34、（2）：n仿真波形第104页/共171页接口处理电路使用的基本元素滤波器（3）：n仿真波形第105页/共171页接口处理电路使用的基本元素FIFO（先进先出存储器）：FIFO在接口电路中的主要作用是不同时钟间进行隔离；FIFO在接口电路有时也用作速率调整；在接口电路中，FIFO的深度由具体情况而定，一般情况下都比较浅；FIFO工作在非空非满状态，所以电路中基本不需要空满判断，只需对地址相等进行复位即可。第106页/共171页接口处理电路使用的基本元素FIFO（先进先出存储器）：写地址计数器RAM读地址计数器写时钟读时钟复位复位读地址读地址复位电路写数据读数据第107页/共171页接口处理电路使
35、用的基本元素时钟恢复电路：时钟恢复电路的作用主要是从有时钟信息的串行码流中分离出时钟；一般情况电路需要事先知道串行码流的速率，在接收电路中产生一个与码流速率相同的时钟；再使产生的时钟与输入的码流中的时钟信息同步。第108页/共171页接口处理电路使用的基本元素时钟恢复电路：时钟生成器同步信号串行数据系统时钟恢复的时钟第109页/共171页接口处理电路使用的基本元素三态门；透明锁存器（Latch）；移位寄存器；滤波器；FIFO；时钟恢复电路。第110页/共171页输入接口电路输入接口的要求：输入接口电路的输入时序和相位关系必须严格满足外围电路的要求；输入接口电路的输出需统一为宽度为一个系统时钟周
36、期的时钟允许信号（ClkEn）和一个数据或数据组输出；输入接口电路必须保证输出的数据可靠和稳定；输入接口电路必须避免过多的处理数据，处理数据的功能有内部电路去完成。第111页/共171页1外部定时型DataClkDataClkEn输入接口电路输入接口的不同型式：2内部定时型DataClkDataClkEn3隐含定时型DataDataClkEn4数据定时型DataDataClkEn第112页/共171页输入接口电路所有形式我们均可等效为：DataClkSysClkDataClkEn为什么？时钟生成内部时钟型隐含定时型定时产生时钟提取数据定时型所以我们只要讨论如何处理外部时钟型电路即可解决所有输入
37、接口电路的问题第113页/共171页输入接口电路输入接口电路：DataClkSysClkDataClkEn数据锁存有效沿提取数据锁存EnDClkDClk数据移位时钟滤波数据锁存EnDClkDClk有效沿提取数据滤波时钟滤波数据锁存EnDClkDClk有效沿提取相位适应时钟滤波数据锁存EnDClkDClk有效沿提取SysClk速率大于Clk的速率2倍以上SysClk速率大于Clk的速率4倍以上FIFO数据锁存EnDClkDWrRdSysClk速率不小于Clk但小于的速率2倍SysClk速率小于Clk的速率数据移位FIFO数据锁存EnDClkDClkDRdWr计数器D第114页/共171页输出接口
38、电路输出接口的要求：输出接口电路的输出时序和相位关系必须严格满足外围电路的要求；输出接口电路的输入需统一为宽度为一个系统时钟周期的时钟允许信号（ClkEn）和一个数据或数据组输入；输出接口电路必须避免过多的处理数据，处理数据的功能有内部电路去完成。第115页/共171页输出接口电路输出接口电路的不同型式：1外部定时型DataClkEnSysClkDataClk2内部定时型DataClkEnSysClkDataClk所有型式我们均可以把它等效为外部定时型？第116页/共171页输出接口电路输出接口电路DataClkEnSysClkDataClk有效沿提取数据锁存(处理)DEnClkEnSysCl
39、k速率大于Clk的速率4倍以上数据锁存(处理)有效沿提取数据锁存ClkDDEnClkEnSysClk速率大于Clk的速率2倍以上FIFO数据锁存DDWrClkRdEnClkSysClk速率大于Clk的速率但不小于Clk数据移位FIFODDWrEnClkRdEnEnClk计数器LoadRdSysClk速率小于Clk的速率第117页/共171页双向接口电路双向接口的要求：双向接口电路的输入部分必须满足输入接口要求；双向接口电路的输出部分必须满足输出接口要求；双向接口电路的三态控制部分必须满足输出接口要求；双向接口电路的输入部分须对数据进行“分拣”，只对需要处理的数据“感兴趣”，其他数据一律“视而不
40、见”；双向接口电路的三态控制部分必须掌握“能不输出就不输出”的原则，避免与外围电路冲突；第118页/共171页举例：CPU接口电路CPU接口电路的波形CpuWrCpuALECpuAddrAddr_LAddr_HCpuDataDataCpuRdAddr_LAddr_H写周期读周期第119页/共171页举例：CPU接口电路电路框图CpuWrCpuRdCpuALECpuAddrCpuDataSysClkWrEnWrDataAddressRdDataRdClr相位提取相位提取数据锁存数据锁存三态控制数据锁存Addr_LAddr_H第120页/共171页举例：CPU接口电路实际电路图第121页/共171
41、页举例：CPU接口电路写入清零CpuWrCpuALECpuAddrAddr_LAddr_HCpuDataDataCpuRdAddr_LAddr_HSysClkWrEnRdClrAddrLAddrHWrDataRdDataAddr_LAddr_LAddr_HAddr_HRdDataWrData0RdData第122页/共171页举例：CPU接口电路实际波形：低位地址高位地址高位地址低位地址Data=H5AAddr=H55AAData=HA5Addr=HAA55第123页/共171页运算电路基本元素简单运算电路乘法器除法器平方根复杂运算电路设计方法第124页/共171页基本元素加法器加法器由于进位
42、链的存在所以其速度随着位数的增加而减少；加法器可以完成以下基本功能：C=A+BABCABC+加法器C=A-BABCA-BC+减法器C=C+BABCBC+累加器C=C+1ABC1C+计数器第125页/共171页基本元素减法器加适当电路即为比较器：Overflow=1:A BC=0:A=B第126页/共171页基本元素移位器：在运算电路中它主要完成以下基本功能：Q=D 2nABCnQ乘法器DQ=D 2nABCnQ除法器DQ=Q 2ABC1Q右移移位寄存器Q=Q 2ABC1Q左移移位寄存器第127页/共171页nQmDm基本元素移位器电路单元框图：+m选择器锁存器nQmDm-m选择器锁存器第128页
43、/共171页基本元素移位器实际电路（4bit）：第129页/共171页基本元素移位器仿真结果：左移右移第130页/共171页基本元素移位寄存器：移位器的特例；是运行速度最快的电路；它可实现连续乘2或除2的运算；实际的运算电路中最常使用；在电路实现过程中，较多的情况是固定的乘以或除以2的N次方，如何实现？第131页/共171页基本元素选择器：在运算电路中大量使用选择器完成运算功能；由于数字电路的特征，选择器在电路中相当于完成阶越函数的功能；硬件描述语言中的列表、分支语句在电路实现上大部分都翻译成选择器。第132页/共171页基本元素加法器/减法器/比较器移位器/移位寄存器选择器第133页/共17
44、1页简单运算电路乘法器：A B=C用4bit电路为例nC=A B0+A 2 B1+A 4 B2+A 8 B3 x2x4x8xxxx+B1B0B2B3AC第134页/共171页简单运算电路实际电路：第135页/共171页简单运算电路实际波形：第136页/共171页简单运算电路该电路的速度较慢，一般使用时需要多级流水线，我们比较以下使用流水线的对速度的影响：0F=31.44MHzT=31.8ns6F=125.0MHzT=8ns2F=67.11MHzT=14.9ns4F=97.08MHzT=10.3ns8F=125.0MHzT=8ns1F=40.98MHzT=24.4ns第137页/共171页简单运
45、算电路循环运算的乘法器：nC=A B0+A 2 B1+A 4 B2+A 8 B3 x+CntABStartCEnd第138页/共171页简单运算电路实际电路：第139页/共171页简单运算电路实际波形：第140页/共171页简单运算电路除法器：是乘法器的逆运算，所以我们从乘法入手分析如何实现；第141页/共171页简单运算电路实际电路：第142页/共171页简单运算电路仿真波形：n由于在电路运算时有大量的进位和运算，所以该电路运算速度较慢，一般情况我们可以在每一级的计算过程中加入触发器，以改善电路的运行频率。第143页/共171页简单运算电路加了触发器的除法器单元电路：n检查仿真波形；n如何让
46、电路产生数据计算完成标志；n如何加快电路的运算效率；第144页/共171页简单运算电路除法器：在数字电路的实现中，为了节省资源，除法器一般情况都是使用循环运算法。-DFFNotCntABCStartEndMod第145页/共171页简单运算电路实际电路：第146页/共171页简单运算电路仿真波形：第147页/共171页简单运算电路平方根电路：平方根电路是平方电路的逆运算，我们先从一个数的平方入手：第148页/共171页简单运算电路电路实现：n仿真波形：第149页/共171页简单运算电路有流水线的平方根电路仿真：第150页/共171页复杂运算电路计算在电路实现中，可能会遇到一些复杂的运算电路，一
47、般可以采用以下方法：循环运算法；级数分解法；查表法；查表/修正法；第151页/共171页数据流处理数据流处理基本方法起始位置第152页/共171页数据流处理基本方法数据流的基本特征是数据结构重复的周期性出现；由于数据结构重复出现，所以每段数据的处理方法均相同，一般都是简单重复；在电路中一般数据流的处理有：数据转换（串并转换、编解码）；数据合并/分解；数据流向控制；第153页/共171页数据流处理基本方法由于数据结构的周期性出现，所以在数据处理是的关键是数据定位；数据定位即是确定当前数据的分组、类型或内容；例如：Uart_Rx起始位C校验位停止位数据D7D6D5D4D3D2D1D0这个数据流表示
48、的数据是什么？第154页/共171页数据流处理基本方法数据定位的关键是起始位置的确定；当起始位置确定后，其他位置根据数据结构就可确定；当起始位置确定后，确定其他数据位置的电路如何实现？第155页/共171页起始位置起始位置的定位方式：信号定位（如SPI接口和Utopia接口）；循环定位（如E1、SDH）；标志定位（如HDLC和以太网）；第156页/共171页起始位置信号定位：信号定位是最基本的也是最直接的起始位置定位方式；由于它需要占用最少一根信号线，所以在长距离或连线比较紧张的情况下很少使用；一般情况下，它用于电路内部连接或芯片间连接（SPI），也有用于板间连接（MII）。在电路实现中，为了
49、方便模块间的信号传递，我们一般将其他定位方式转换为该种方式。第157页/共171页起始位置循环定位：循环定位在对时间要求较高的场合使用；循环定位遵循严格的时间要求，在确定的时间其数据结构就要重复一次；一般情况下，起始位置循环定位的数据流的起始位置有一固定的帧头，如E1的1B；电路在定位帧头时，只需在数据流中检测到帧头后，计数一个帧间隔，如果发现帧头重复出现，就可确定该位置为起始位置；否则认为是伪定位，需要重新搜索帧头；第158页/共171页起始位置这样做仍然会搜索到伪帧头，所以在实际应用中，帧头搜索过程都有严格规定；例如E1帧头的搜索流程：在间隔256个时钟的相同位置，连续4帧搜索到帧头，即帧
50、同步；在帧同步状态下，连续3帧没有在0时隙发现帧头，即帧失步，重新搜索帧头；在同步情况下，如果有CRC4校验且CRC4校验在连续2000帧数据中一直有错，也需进入失步状态，并重新搜索帧头；（我记不清具体数据和要求）第159页/共171页起始位置标志定位：在数据流中帧头具有唯一的标志；为了避开有效载荷中的数据和标志相同，一般需要将有效载荷中与标志相同的数据进行转换，保证接收端在识别数据时不会当成帧头；由于数据会因为和帧头相同而进行转换，所以一般使用标志定位的数据流的长度不定，如HDLC；也有采用将所有数据重新编码，帧头使用特有的编码的方式来识别帧头，如4B5B、8B10B编码；第160页/共17