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1、精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用赣南师院物理与电子信息学院集成电路课程设计报告书基于 Verilog HDL 的时序电路设计姓名：班级：学号：指导老师：陈建萍时间： 2022年 5 月名师归纳总结 - - - - - - -第 1 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用目录摘要 1关键词 11引言 22 时序规律电路 3 2.1 时序规律电路概述 3 2.2 同步时序规律电路的一般设计方法 43 设计 5 3.1 二进制计数器原理 53.1.1 同步二进制加法计数器的原理 53.2 二进制计数器设
2、计 63.2.1 四位二进制计数器的设计64 硬件描述语言 VHDL 设计及仿真 84.1：用 VHDL 设计四位二进制加法计数器84.2：仿真 9 4.2.1 仿真波形 9 4.2.2 时序分析 105体会与展望116参考文献127 附件 13名师归纳总结 - - - - - - -第 2 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用同步二进制加法计数器的设计与仿真摘要 ： 本文第一介绍了同步时序规律电路一般设计步骤, 然后在懂得和把握同步二进制计数器原理的基础上,采纳传统的设计方法设计出了一个同步四位二 进制加法计数器,并且运用软件对四位二进
3、制计数器进行了仿真,依据仿真结果,对时序和波形进行了分析；最终采纳 制加法计数器；VHDL语言设计了一个复杂的四位二进关键词 ：时序规律电路,同步二进制加法计数器,VHDL 语言, 仿真Design and simulation of synchronous binary carry counterAbstract:this paper introduces the ordinary design method of sequential logic circuit at first. Then on the basis of theprinciple and the structure of
4、 synchronous binary counters,I designs up a four binary carry counter.The circuit is designed and the simulation of thiscircuit is carried out by. According to the results of the simulation, its waveform and timing delay are analyzed.At last, with the help of VHDL language,I designs up a complex syn
5、chronous binary carry counter.Keywords:sequential logic circuit, synchronous binary counters,VHDL language,simulation名师归纳总结 - - - - - - -第 3 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用1 引言计数器是数字电子技术中应用的最多的时序规律电路；计数器不仅能用 于对时钟脉冲计数,仍可以用于分频、定时、产生节拍脉冲和脉冲序列以及 进行数字运算等；但是并无法显示运算结果,一般都是要通过外接 LCD 或 LED 屏才能
6、显示； 20 世纪 70 岁月开头,用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎全部的应用领域.时序电路的运用随处可见；计数器是数字电路中使用最多的一种时序规律电路；计数器是大规模集成电路 中运用最广泛的结构之一；计数器在现在电子电路中有着广泛的应用,它已经成为了数字设备常用的 基本部件之一；一个系统性能的好坏,经常与计数器的性能关系很大；计数器 的种类繁多；依据计数器中的触发器是否同时翻转分类,可把计数器分为同步计数器和异步计数器,常用的同步计数器有74160 系列、 74LS190 系列,常用的异步计数器有 74LS290 系列；计数器是一种基础测量仪器,到目前为止已有
7、30 多年的进展史,早期设计师们追求的目标主要是扩展测量范畴再加上提高测量精度和稳固度等,这些也是人们衡量电子运算器的技术水平,也打算电子计数器价格高低的主要依据,随着科学技术的进展,用户对电子计数器也提出了新的要求,对于低档产品要求使用操作方面,量程足够 宽,牢靠性高,价格低；而对于中高档产品,就要求高辨论率,高精度,高稳固度,高测量速率；目前主要采纳两种设计方法来进行计数器的设计,第一种为采纳传统的硬件电路设计方法来设计硬件,其次种为采纳HDL 语言来设计系统硬件；电子设计自动化的普及与 CPLD/FPGA器件的广泛应用,使得计数器的设计变得特别容易；其中可编程计数器使用便利,敏捷,能满意
8、工程上的多种应用；为了提高工业掌握器中高速计数器的计数频率,利用FPGA设计,采纳层次化的 VHDL语言程序设计,可以有效地提高效率和增加敏捷性；高速计数器 累计比 PLC扫描频率高得多的脉冲输入,利用中断大事完成既定的操作；本文先对时序规律电路的分析方法进行一下简洁的介绍,继而分析同步二进制加法计数器,最终对同步二进制加法计数器进行设计,对其性能进行分析,最 后争论了一下 VHDL 语言设计二进制加法计数器的优点及步骤；名师归纳总结 - - - - - - -第 4 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用2 同步时序规律电路的设计方法2.
9、1 时序规律电路概述在时序规律电路中,任意时刻的输出信号不仅取决于当时的输入信号,而且仍取决于电路原先的状态,或者说,仍与以前的输入有关；具备这种规律功能特点的电路为时序规律电路sequential logic circuit,简称时序电路 ；时序规律电路在结构上有两个显著的特点,如图 1 所示；第一,时序电路 通常包含组合电路和储备电路两个组成部分,而储备电路是必不行少的；第 二,储备电路的输出状态必需反馈到组合电路的输入端,与输入信号一起,共 同打算组合规律电路的输出；由于储备电路中触发器的动作特点不同,在时序电路中又有同步时序电路 和异步时序电路之分；在同步时序电路中,全部触发器状态的变
10、化都是在同一 时钟信号操作下同时发生的；而在异步时序电路中,触发器状态的变化不是同 时发生的；此课程设计的争论就是主要针对同步时序电路中的计数器；图 1 时序规律电路的规律框图时序电路的框图可以画成图1 所示的一般形式,图中的Xx ,1x 2,ix代表输入信号,代Yy ,1y 2,jy代表输出信号,Zz ,1z 2,kz代表储备电路的输入信号,Qq ,1q 2,lq表储备电路的输出；这些信号的规律关系可以用三个向量函数来描述：名师归纳总结 YFX,Q第 5 页,共 17 页ZGX,QQ *HZ,Q- - - - - - -精选学习资料 - - - - - - - - - 个人资料整理 仅限学习
11、使用2.2 同步时序规律电路的一般设计方法在设计时序规律电路时,要求设计者依据给出的详细规律问题,求出实现 这一规律功能的规律电路；所得到的设计结果应力求简洁；当选用小规模集成电路做设计时,电路最简的标准是所用的触发器和门电 路的数目最少,而且触发器和门电路的输入端输入数目也最少；而当使用中、大规模集成电路时,电路最简的标准是使用的集成电路数目最少,种类最少,而且相互间的连线也最少；一般按如下步骤进行：一、规律抽象,得出电路的状态转换图或状态转换表 二、状态化简 三、状态安排 四、选定触发器的类型,求出电路的状态方程、驱动方程和输出方程 五、依据得到的方程式画出规律图 六、检查设计的电路能否自
12、启动 至此,规律设计工作已经完成；上述设计工作的大致过程如图 2 所示；图 2 同步时序规律电路的设计过程名师归纳总结 - - - - - - -第 6 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用3 设计目前生产的同步计数器芯片基本上分为二进制和十进制两种,而十进制同步计数器的设计原理是以二进制同步计数器为基础的；下面第一简洁介绍二进制同步计数器构成所用到的T 触发器的规律功能和特性,继而对同步二进制加法计数器的规律电路、驱动方程、状态方程、输出方程等等进行分析,再依据 同步时序规律电路的设计步骤设计同步二进制加法计数器；3.1 二进制计数器原
13、理3.1.1同步二进制计数器的原理 依据二进制加法运算法就可知,在一个多位二进制数的末位加 1 时,如其第 I 位即任何一位）以下各位皆为1 时,就第 I 位应转变状态 到达时,是该翻转的那些触发器输入掌握端iT1,不该翻转的iT0；另一种形式是掌握时钟信号,每次计数脉冲到达时,只能加到该翻转的那些触发器的CLK 输入端上,而不能加给那些不该翻转的触发器；同时,将全部的触发器接成T1的状态；由此可知,当通过T端的状态掌握时,第i 位触发器输入端的规律式应为i1T iQ i1Q i2.Q 1Q 0Qj i,12 ,. n1 1 j0只有最低位例外,依据计数规章,每次输入计数脉冲时它都要翻转,故T
14、 01；3.2 二进制计数器设计 自下向上的硬件电路设计方法的主要步骤是：依据系统对硬件的要求,详 细编制技术规格书,并画出系统掌握流图,对系统的功能进行细化,合理地划 分功能模块,并画出系统的功能框图；接着进行各功能模块的细化和电路设名师归纳总结 - - - - - - -第 7 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用计；各功能模块的电路设计、调试完成后,将各功能模块的硬件电路连接起来 再进行调试；最终完成整个系统的硬件设计；自下至上的设计方法充分表达在各功能模块的电路设计中；下面以四位二 进制计数器为例加以说明；3.2.1四位二进制计数
15、器设计规律抽象,得到电路的状态转换图或状态转换表；取进位信号为输出规律变量 C,同时规定有进位输出时 C=1,无进位输出 时 C=0；十进制计数器应当有十六个有效状态如分别用 S0、S1、S 表示假如对状态安排无特别要求,可以取自然二进制数 的编码,状态编码如表 1 所示；00001111作为 S0S15名师归纳总结 计数脉Q3 电路状态Q0 等效十进位输第 8 页,共 17 页进制数出 C冲Q2 Q1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 2 0 0 1 0 2 0 3 0 0 1 1 3 0 4 0 1 0 0 4 0 5 5 0 1 0 1 0 6 0 1 1 0 6
16、0 7 0 1 1 1 7 0 8 1 0 0 0 8 0 9 9 1 0 0 1 0 10 1 0 1 0 10 0 11 1 0 1 1 11 0 12 1 1 0 0 12 0 13 1 1 0 1 13 0 14 1 1 1 0 14 0 15 15 1 1 1 1 1 16 0 0 0 0 0 0 - - - - - - -精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用表 1： 二进制电路的状态转换表由于电路的次态 Q3*Q 2*Q 1*Q 0* 和进位输出 C 唯独地取决于电路的现态Q3Q2Q1Q0的取值,故可依据表 图,1 画出表示次态规律函数和进位
17、输出函数的卡诺从卡诺图可以得到电路的状态方程为：电路的输出方程为CQ 0*Q 0Q 22Q 1*Q 0Q 1Q 0Q 1Q2*Q 0Q 1Q 2Q 0Q 1Q 3*Q 0Q 1Q2Q 3Q 0Q 1Q 2Q 3Q 0Q 1 Q 2Q 3 3 各触发器的驱动方程为Q1Q0 T 01Q 111 10 4 T 1Q 0T 2Q 0T 3Q 0Q 1Q 200 01 Q3Q2 名师归纳总结 00 0001/0 0010/0 0100/0 0011/0 第 9 页,共 17 页01 0101/0 0110/0 1000/0 0111/0 11 1101/0 1110/0 0000/1 1111/0 10
18、 1001/0 1010/0 1100/0 1011/0 - - - - - - -精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用表 2 电路次态输出依据状态方程和输出方程求出电路的状态转换表；利用第 16 个计数脉冲到达时 C 端电位的下降可作为向高位计数器电路进位的输出信号；如计数输入脉冲的频率为0f ,就 Q0、Q1、Q2 和 Q3端输出脉冲的频率将依次为1 f 、21 f 、41 f 和 81 f ；针对计数器的这种分频功能,也将它称为分频 16器；此外,每输入 16 个计数脉冲计数器工作一个循环,并在输出端 Q3 产生一个进位输出信号,所以又将这个电路称
19、为16 进制计数器；计数器中能计到的最大数称为计数器的容量,它等于计数器全部各位全为 1 时数值； n 位二进制计数器的容量等于 2 -1；n在实际生产的计数器芯片中,往往仍会附加一些掌握电路,以增加电路的功能和使用的敏捷性；例如增加预置数、保持和异步置零等附加功能；4 硬件描述语言 VHDL 设计及仿真4.1 用 VHDL 设计四位二进制加法计数器采纳 VHDL 语言设计一个 4 位二进制计数器 74163,它具有同步清零、同步置数、计数掌握和进位输出掌握功能；如图 3 所示；图 3 4 位二进制计数器 74163 各端口功能：CLK：时钟信号,上升沿计数；CLRL：同步清零端,低电平有效；
20、LDL ：同步置位掌握端,低电平有效；名师归纳总结 - - - - - - -第 10 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用ENP：与 ENT 同时为1时,计数使能；ENT：为1时,可进行进位；D3.0 ：计数器置数输入；Q3.0：计数器状态输出；RCO：计数器进位输出；4.2 仿真4.2.1仿真波形图 4 仿真波形名师归纳总结 - - - - - - -第 11 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用从仿真波形看,特别好的实现了既定的功能,从理论上来讲,这是一个比较合理的设计,功能比
21、较复杂,但是实现过程仍是比较的简洁；但是在实际的应用过程之中仍要考虑延时,抖动等诸多因素；4.2.2时序分析1：建立和保持时间分析：图 5 建立和保持时间分析建立和保持时间分析用来运算从输入引脚到触发器,锁存器和异步 RAM 的信号输入所需的最少建立时间和保持时间；图显示clrl 到触发器 count_40.Q 所需的最小建立 /保持时间为 3.3ns/0.0ns,而其他的输入到各个触发器的时间各有差异；2：时序规律电路性能分析：名师归纳总结 - - - - - - -第 12 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用图 6 性能分析图图 6
22、 显示被分析的时钟名称为 clk, 制约性能的源节点为 cout_43.Q. 时钟信号的最高频率为 113.63MHz,所需的最小时钟周期为 8.8ns.3：传输推迟分析：图 7 传输推迟图通过图,可以看到输入节点clk 到全部目标之间的推迟为2.8ns,由于 clk为全局时钟,它到全部规律单元的推迟相同；单击List Paths 按钮,弹出的时间分析结果提示对话框提示设计者已完成了最长推迟路径的分析；名师归纳总结 - - - - - - -第 13 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用5 体会与展望通过做课程设计,我基本把握了同步二进制
23、加法计数器的设计与仿真方 法,自己的动手才能有了进一步的提高；采纳传统的时序规律电路的设计方 法,做出来的四位二进制计数器能够满意基本的设计要求,但是不易实现复杂 的掌握功能；在仿真的时候,存在波形延时和时序误差,给它的应用带来的不 利的影响；在实际设计过程中要依据实际情形来挑选器件和电路,以求达到最 佳的成效；在设计过程中我依据要求,只设计要计数器的核心部分,与实际在市场上 流通的计数器相比,仍有很多的不足之处,需要加以改进；由于本人才能有 限,目前只能够做到这样的水平,我会在以后加以提高；6 参考文献1 曾专武 黄卫立 .任意模值的计数器设计比较 期:119-121页J.湖南城市学院学报
24、.2003,62 李锋 卢佩 刘成臣 .应用 VHDL 语言在 PLD 器件上设计实现可编程计数器 J.现代电子技术 .2002年,5 期:51-53 页 3 何永泰 肖丽仙 .基于 FPGA 的高速计数器设计 J.电气应用 .2006 年,4 期:140-142页.4 阎石 . 数字电子技术基础 第五版 M. 北京:高等训练出版社 ,2006. 5 王辉 殷颖 陈婷 .MAX+plus2 和 Quartus 2应用与开发技巧 M. 机械工业出版 社,2007 6 侯伯亨 ,刘凯,顾新 . VHDL 硬件描述语言与数字规律电路设计 第三版） M. 西安 :电子科技高校出版社 ,2022.7 东
25、方人华 .MAX+plus2 入门与提高 M. 北京:清华高校出版社 .2004 8 郑燕. 基于 VHDL语言与 Quartus 软件的可编程规律器件应用与开发 .2007. 9 杨晓慧 . 基于 FPGA的 EDA/SOPC技术与 VHDL.2007. 10 张霞 VHDL在现代 EDA中的应用 2001. 11潘松、黄继业 EDA技术有用教程 200212 李志方 EDA技术简介 .2001 名师归纳总结 - - - - - - -第 14 页,共 17 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用13 T Onomi.high-speed single
26、 flux-quantum up/down counter for neuralcomputation using stochastic logicJ.Journal of physics,Issue 1,202214Krishnaswamy,S.；Plaza,S.M.；Markov,I.L. ；Hayes,J.P. Signature-Based SER Analysis and Design of Logic Circuits.Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions on,2022
27、, V ol.28 ,No.1:3-815 T. Grzes； V. Salauyou and I. Bulatova.Power estimation methods in digital circuit design. Optoelectronics, Instrumentation and Data Processing,2022,Vol.45,No.6:4-7.7 附件library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity k74163 is portclk,clrl,ldl,enp
28、,ent:in std_logic ； d:in std_logic_vector3 downto 0； q:out std_logic_vector3 downto 0； rco:out std_logic；end entity k74163；architecture rtl of k74163 is signal count_4:std_logic_vector3 downto 0；begin q is begin if clkevent and clk=1then if clrl=0 then count_4 then count_4 then ifcount_4=1111 then r
29、co=1； count_4 then count_4= count_4+1；课程设计题目：基于 end if； end if； end if； end process；end architecture rt Verilog HDL 的时序电路设计赣南师范学院 20222022 学年第 _二_学期课程设计行政班级 09 级电子科学与技术学号 0908030姓名名师归纳总结 选课班级 09 级电子科学与技术任课老师陈建萍 成果第 16 页,共 17 页- - - - - - -精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用设计要求：1、 基于 Verilog hdl进行设计2、 必需采纳原理图输入法 3、 电路各个组成部分须有设计说明设计型报告评分标准：1、有合理的方案设计和论证、电路参数的运算、总原理图和清单；0-40分）2、电路仿真符合设计要求,并能正确显示电路仿真结果；0-40分）3、对课程设计进行了总结,有体会,并能提出设计的改进、建设性看法,并且课程设计书写正确,格式规范；0-20分）设计报告成果：老师签字：年月日名师归纳总结 - - - - - - -第 17 页,共 17 页