第三章数字电子技术讲述.ppt

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1、第一节第一节 组合电路的分析和设计组合电路的分析和设计第二节第二节 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 第三节第三节 超高速集成电路硬件描述语言超高速集成电路硬件描述语言VHDL VHDL 第四节第四节 组合逻辑电路模块及其应用组合逻辑电路模块及其应用 小结小结相关知识回顾：逻辑运算逻辑运算逻辑门逻辑门与与或或非非与非与非或非或非异或异或与门与门或门或门非门非门与非门与非门或非门或非门异或门异或门本章任务：1.1.组合逻辑电路组合逻辑电路的分析与设计的分析与设计2.2.常用常用组合逻辑模块组合逻辑模块的使用的使用由逻辑由逻辑门组成门组成(2)学习常用中规模集成模块学习常用中规

2、模集成模块(3)理解电路中的竞争和冒险现象理解电路中的竞争和冒险现象本章重点(1)(1)掌握掌握分析分析和和设计设计组合电路组合电路组合电路组合电路的基本方法的基本方法加法器加法器 比较器比较器译码器译码器 编码器编码器选择器选择器 分配器分配器本章基本内容(1)(1)组合电路分析与设计的经典方法组合电路分析与设计的经典方法(2)(2)常用组合逻辑模块的灵活应用常用组合逻辑模块的灵活应用 组合电路的分析组合电路的分析 组合电路的设计组合电路的设计组合电路组合电路一、组合电路（一、组合电路（Combinational Logic）输入：输入：逻辑关系：逻辑关系：Fi=fi(X1、X2、Xn)i=

3、(1=(1、2 2、m)电路结构特点：电路结构特点：电路由电路由逻辑门逻辑门构成；构成；不含记忆元件不含记忆元件；输出输出无反馈无反馈到输入的回路；到输入的回路；输出：输出：X1、X2、XnF1、F2、FmX1X2Xn组合网络组合网络组合电路方框图组合电路方框图F1F2Fm逻辑功能特点：逻辑功能特点：电路在任一时刻的输出电路在任一时刻的输出状态仅取决于该时刻各状态仅取决于该时刻各输入信号状态的组合，输入信号状态的组合，而而与输入信号作用前电与输入信号作用前电路的原状态无关路的原状态无关。二、组合电路的分析二、组合电路的分析分析已知逻辑电路的功能分析已知逻辑电路的功能步骤步骤：已知组已知组合电路

4、合电路A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表 因此该电路为因此该电路为少数服从多数少数服从多数电路，电路，称称表决电路表决电路。解：（解：（1）由电路图得逻辑表达式）由电路图得逻辑表达式（2）由逻辑表达式得真值表）由逻辑表达式得真值表（3）功能分析：）功能分析：多数输入变量为多数输入变量为1，输出，输出F为为1；多数输入变量为多数输入变量为0，输出，输出 F为为0。例例1 1：试分析右图所示逻辑电路的功能试分析右图所示逻辑电路的功能。&ABCF解：（解：（1）由电路图得）由电路图得 表达式表达式

5、（2）列出）列出 真值表真值表例例2 2：试分析下图所示逻辑电路的功能。试分析下图所示逻辑电路的功能。=1G2B2=1G1B1=1G0B0G3B3自然二进制码自然二进制码格雷码格雷码 B3B2B1B0 G3 G2 G1 G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1

6、1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）列出）列出 真值表真值表（1）由电路图得表达式）由电路图得表达式 本电路是自然二进制码本电路是自然二进制码至格雷码的转换电路至格雷码的转换电路。（3）分析功能分析功能 注意：利用此式时对码位序号大于（注意：利用此式时对码位序号大于（n-1）的位应按）的位应按0处理，处理，如本例码位的最大序号如本例码位的最大序号i=3，故，故B4应为应为0，才能得到正确的，才能得到正确的结果。结果。推广到一般推广到一般，将，将n位自然二进制码转换成位自然二进制码转换成n位格

7、位格雷码雷码：Gi=Bi Bi+1 （i=0、1、2、n-1）自然二进制码至格雷码的转换自然二进制码至格雷码的转换三、组合电路的设计三、组合电路的设计步骤：步骤：根据要求设计出实际逻辑电路根据要求设计出实际逻辑电路根据设计所用根据设计所用芯片要求芯片要求选择所需选择所需门电路门电路根据设根据设计要求计要求例例3 3：半加器的设计半加器的设计（1）半加器真值表）半加器真值表（2）输出函数）输出函数（3）逻辑图）逻辑图 输入输入 输出输出 加数加数A 加数加数B 和和S 进位进位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1（4 4）逻辑符号）逻辑符号&ABC=1SCOSCAB

8、半加器逻半加器逻辑符号辑符号分析：分析：半加器半加器是将两个一位二进是将两个一位二进 制数相加求和及向高位制数相加求和及向高位 进位的电路。因此，有进位的电路。因此，有两两 个输入个输入（两个加数）及（两个加数）及两个两个 输出输出（和与进位）。（和与进位）。由表达式知，由表达式知，若无特别要求，用若无特别要求，用一个异或门和一个一个异或门和一个与门即可实现半加与门即可实现半加器电路。电路图为：器电路。电路图为：设被加数和加数设被加数和加数分别为分别为A和和B，和与，和与进位分别为进位分别为S、C，真，真值表为：值表为：将用将用“异或异或”门门实现的半加器改为用实现的半加器改为用“与非与非”门

9、门实现实现函数表达式变换形式：函数表达式变换形式：用用“与非与非”门实现半加器逻辑图如图所示：门实现半加器逻辑图如图所示：&ABC&S&全加器是实现全加器是实现例例4：全加器的设计。：全加器的设计。分别基于以下原则，完成全加器分别基于以下原则，完成全加器电路的设计：电路的设计：（1）用最简化的电路）用最简化的电路（2）只用与非门）只用与非门（3）使用数量最少的芯片（需附）使用数量最少的芯片（需附芯片型号）芯片型号）全加器逻辑符号全加器逻辑符号全加器真值表全加器真值表 输入输入 输出输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0

10、 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二进制数一位二进制数一位二进制数一位二进制数低位来的进位低位来的进位相加相加和和高位进位高位进位COSiCi+1CiBiCIAi例例5 5：试将试将8421BCD码转换成余三码转换成余三BCD码。码。8421码码 余三码余三码 B3 B2 B1 B0 E3 E2 E1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 1

11、7 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）卡诺图）卡诺图（1）真值表）真值表 B3B2B1B000011110000111100011101001E3B3B2B1B000011110000111100000011111E0B3B2B1B000011110000111100101000111E1B3B2B1B000011110000111101100110010E2（3 3）表达式）表达式（2）卡诺图

12、）卡诺图B3B2B1B000011110000111100011101001E3B3B2B1B000011110000111100000011111E0B3B2B1B000011110000111100101000111E1B3B2B1B000011110000111101100110010E2（4）电路图）电路图（3 3）表达式）表达式8421BCD8421BCD码码B3B2B1B08421BCD码转换成余码转换成余3BCD码的逻辑电路码的逻辑电路余余3 3码码E1E0E2E3&111&1&一、竞争与冒险一、竞争与冒险竞争竞争（race）冒险冒险（hazard）一个门电路多个输入端信号同时跳

13、变，或者一个信号经由不同的一个门电路多个输入端信号同时跳变，或者一个信号经由不同的路径传到同一个门的输入端致使信号到达时间不同的现象路径传到同一个门的输入端致使信号到达时间不同的现象由于竞争而可能在电路输出端产生尖峰脉冲的现象。这种窄脉冲由于竞争而可能在电路输出端产生尖峰脉冲的现象。这种窄脉冲常被称为常被称为毛刺（毛刺（glitchglitch）二、竞争与冒险的判断二、竞争与冒险的判断卡诺图法：卡诺图法：如函数卡诺图上为简化作的圈相切，且相切处又无如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则存在其他圈包含，则存在竞争竞争-冒险冒险。1AFf1f2&B&CC两圈相切存在竞争两圈相切

14、存在竞争-冒险冒险ABC000111100100111100前提：前提：电路输入端只有一个变量改变状态，不能判断多输入信电路输入端只有一个变量改变状态，不能判断多输入信号同时发生变化的情况。号同时发生变化的情况。代数法：代数法：逻辑表达式中当某些逻辑变量取特定值（逻辑表达式中当某些逻辑变量取特定值（0 0或或1 1）时，）时，如果表达式能转换为如果表达式能转换为 或或 则存在则存在竞争竞争-冒险冒险。当当A=B=1时，时，存在竞争存在竞争-冒险冒险Why？三、冒险现象的消除三、冒险现象的消除1.1.增加冗余项增加冗余项 如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），如图所示卡诺图，只要在

15、两圈相切处增加一个圈（冗余），就能消除冒险。就能消除冒险。增加冗余项可以解决每次只有单个增加冗余项可以解决每次只有单个输入信号发生变化时电路的冒险问题，输入信号发生变化时电路的冒险问题，却不能解决多个输入信号同时发生变化却不能解决多个输入信号同时发生变化时的冒险现象，适用范围有限。时的冒险现象，适用范围有限。ABC000111100100111100增加冗余圈克服险象增加冗余圈克服险象ABC000111100100111100两圈相切有险象两圈相切有险象三、冒险现象的消除三、冒险现象的消除.增加选通信号增加选通信号 在可能产生冒险的门电路的输入端增加一个选通脉冲。在可能产生冒险的门电路的输入端

16、增加一个选通脉冲。当输入信号变换完成，进入稳态后，才启动选通脉冲，将当输入信号变换完成，进入稳态后，才启动选通脉冲，将门打开。这样，输出就不会出现冒险脉冲。门打开。这样，输出就不会出现冒险脉冲。1.1.增加冗余项增加冗余项 增加选通信号的方法比较简单，一增加选通信号的方法比较简单，一般无需增加电路元件，但选通信号必须般无需增加电路元件，但选通信号必须与输入信号维持严格的时间关系，因此与输入信号维持严格的时间关系，因此选通信号的产生并不容易。选通信号的产生并不容易。.输出接滤波电容输出接滤波电容 1.1.增加冗余项增加冗余项 .增加选通信号增加选通信号 由于竞争冒险产生的干扰脉冲的宽度一般都很窄

17、，在可由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可能产生冒险的门电路输出端并接一个滤波电容（一般为能产生冒险的门电路输出端并接一个滤波电容（一般为420pF），使输出波形上升沿和下降沿都变得比较缓慢，从而），使输出波形上升沿和下降沿都变得比较缓慢，从而起到消除冒险现象的作用。起到消除冒险现象的作用。三、冒险现象的消除三、冒险现象的消除 输出端接滤波电容方便易行，输出端接滤波电容方便易行，但会使输出电压波形变坏，仅适但会使输出电压波形变坏，仅适合对信号波形要求不高的场合。合对信号波形要求不高的场合。自我检测：自我检测：3.1思考题：思考题：3.3习题：习题：3.1，3.3，3.7补充作业：全

18、加器电路设计（教案补充作业：全加器电路设计（教案P.14）作作 业业概述概述 VHDL语言的基本组成语言的基本组成 VHDL数据类型和属性数据类型和属性 VHDL的行为描述的行为描述 VHDL的结构描述的结构描述 设计方法设计方法 传统的电路系统设计方法：纯硬件逻辑设计（试凑法）传统的电路系统设计方法：纯硬件逻辑设计（试凑法）存在的问题：存在的问题：当系统规模增大，设计工作量大，设计周期长；当系统规模增大，设计工作量大，设计周期长；设计电路的体积大、功耗大、可靠性较低；设计电路的体积大、功耗大、可靠性较低；交流性较差。交流性较差。现代电路的设计方法：硬件设计现代电路的设计方法：硬件设计+软件设

19、计软件设计 从上至下的设计方法从上至下的设计方法从上从上至下至下的的数字数字逻辑逻辑系统系统设计设计方法方法硬件描述语言硬件描述语言（Hardware Description Language,HDL）硬件描述语言硬件描述语言 ABEL AHDL VHDL Verilog HDL 美美国国国国防防部部在在上上世世纪纪80年年代代初初提提出出了了VHSIC（Very High Speed Integrated Circuit）计计划划，其其目目标标之之一一是是为为下下一一代代集集成成电电路路的的生生产产，实实现现阶阶段段性性的的工工艺艺极极限限以以及及完完成成10万万门门级级以以上上的的设设计计

20、，建建立立一一项项新新的的描描述述方方法法。1981年年提提出出了了一一种种新新的的HDL，称称之之为为VHSIC Hardware Description Language，简称为，简称为VHDL。IEEE标准标准硬件描述语言程序设计硬件描述语言程序设计语言语言VHDL、Verilog HDL、AHDL、ABLE、开发工具开发工具MAXPlus II、Quarrtus II、ISE、应用对象应用对象可编程逻辑器件（可编程逻辑器件（PLD）、专用集成电路）、专用集成电路（ASIC）版图设计）版图设计编码器编码器译码器译码器数据选择器数据选择器数值比较器数值比较器加法器加法器一、编码器一、编码器

21、功能：输入功能：输入m位代码；位代码；输出输出n位位二进制二进制代码（代码（m22n）。）。优先编码器允许几个输入端优先编码器允许几个输入端同时同时加上信号，电加上信号，电路只对其中路只对其中优先级别最高的信号进行编码优先级别最高的信号进行编码。逻辑功能：任何一个输入端有有效信号输入时，逻辑功能：任何一个输入端有有效信号输入时，输出端有一组对应的二进制代码输出。输出端有一组对应的二进制代码输出。（一）二进制编码器（一）二进制编码器将输入信号编成二进制代码的电路将输入信号编成二进制代码的电路任何时刻只允许一个输入端有信号输入。任何时刻只允许一个输入端有信号输入。8线线3线优先编码器线优先编码器7

22、4148编码输入编码输入I0I1I2I3I4I5I6I7使能输入使能输入S扩展输出扩展输出YEX编码输出编码输出Y0Y1Y2使能输出使能输出YS：编码输出端。：编码输出端。：使能输入端；：使能输入端；时，编码，时，编码，时，禁止编码。时，禁止编码。：使能输出端，编码状态下（：使能输出端，编码状态下（=0=0），），若无输入信号，若无输入信号，=0=0。：扩展输出端，编码状态下（：扩展输出端，编码状态下（=0=0），），若有输入信号，若有输入信号，=0=0。引脚定义引脚定义：输入，低电平有效，优先级别依次为：输入，低电平有效，优先级别依次为。74148 74148 功能表功能表(Function

23、 Table)(Function Table)二二十进制编码器（十进制编码器（74147）编码输入编码输入I1I2I3I4I5I6I7I8I9编码输出编码输出Y0Y1Y2Y3（二）编码器的应用（二）编码器的应用（3 3）第一片工作时）第一片工作时,编码器输出：编码器输出：0000-01110000-0111 第二片工作时第二片工作时,编码器输出编码器输出:1000-1111:1000-1111解：（解：（1 1）编码器输入）编码器输入1616线线,用两片用两片8-38-3线编码器，高位为第线编码器，高位为第 一片，低位为第二片。一片，低位为第二片。高位高位低位低位（2 2）实现优先编码：高位选

24、通输出与低位控制端连接。）实现优先编码：高位选通输出与低位控制端连接。例：例：用用8-38-3线优先编码器线优先编码器7414874148扩展成扩展成1616线线-4-4线编码器。线编码器。A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15Z1Z0Z2Z3 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器位二进制译码器 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1

25、 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器位二进制译码器二、译码器二、译码器（一）（一）变量译码器变量译码器 二进制译码器输入输出满足：二进制译码器输入输出满足：m=2=2n如：如：2线线-4线译码器线译码器3 3线线-8-8线译码器线译码器8421BCD译码器译码器 译码输入：译码输入：n位位二进制二进制代码代码译码输出译码输出m位：位：一位为一位为1 1，其余为，其余为0 0或一位为或一位为0 0，其余为，其余为1 1（1）2线线4线译码器线译码器 1&Y3&Y2&Y1&Y0S1B1A 译码输入，二进制编码译码输入，二进制编码07依次对应依次对应8个输出。个输出。（2

26、）3线线-8线译码器线译码器(74138)八个输出端，低电平有效。八个输出端，低电平有效。译码状态下，相应输出端为；译码状态下，相应输出端为；禁止译码状态下，输出均为。禁止译码状态下，输出均为。S1、使能输入使能输入,与与逻辑。逻辑。EN=1（EN=0，禁止译码，输出均为。，禁止译码，输出均为。)，译码。，译码。A0 A2 2Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2S3S2S101234567BIN/OCT012G70&EN74138 74138 功能表功能表(Function Table)(Function Table)使能端的两个作用：使能端的两个作用：（1）消除译码器输出尖峰干扰）消

27、除译码器输出尖峰干扰EN端使能有效电平的出现在端使能有效电平的出现在A0 A2稳定之后；稳定之后；EN端使能有效电平的撤除在端使能有效电平的撤除在A0 A2再次改变之前。再次改变之前。（2）逻辑功能扩展）逻辑功能扩展 例：用例：用3线线-8译码器构成译码器构成4线线-16译码器。译码器。避免避免A0 A2在变化过程中引在变化过程中引起输出端产生瞬起输出端产生瞬时负脉冲。时负脉冲。例：用例：用3线线-8线译码线译码器构成器构成4线线-16线译线译码器。码器。X0 0 X3 3：译码输入：译码输入E：译码控制：译码控制E=0=0，译码，译码E=1=1，禁止译码，禁止译码X3 3 X0 0：0000

28、0000 01110111，第一片工作第一片工作X3 3 X0 0：10001000 11111111第二片工作第二片工作000000 111111 译码输入译码输入0 0 0 0 1 10 0 0 0 0 0000000 111111 译码输入译码输入1 1 0 0 1 10 0 0 0 1 1例：例：试用试用 7413874138和与非门构成一位全加器。和与非门构成一位全加器。解解:全加器的最小项表达式应为全加器的最小项表达式应为变量译码器的应用变量译码器的应用Si=Ci+1=&SiY0Y1Y2Y3Y4Y5Y6Y7A0A1A2S3S2S101234567BIN/OCT012G70&ENCi

29、BiAi1&Ci+1（3）8421BCD译码器译码器 输入端输入端输入端输入端Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A0A1A2A30123456789BIN/DEC0123G90&ENS3S2S1（4 4）利用译码器实现组合逻辑电路利用译码器实现组合逻辑电路 例例：用译码器和门电路实现逻辑函数用译码器和门电路实现逻辑函数 =CBAY0Y1Y2Y3Y4Y5Y6Y7A0A1A2S3S2S101234567BIN/OCT012G70&EN1F&输入数据输入数据 （5 5）用译码器构成用译码器构成数据分配器数据分配器 地址地址选择码选择码 多路数据多路数据输出输出 D0D1D2D3D4D5D6D7

30、A0A1A2S3S2S101234567BIN/OCT012G70&END1（二）数字显示译码器（二）数字显示译码器1.七段数码管七段数码管2.七段显示译码器七段显示译码器共阴极共阴极共阳极共阳极高电平亮高电平亮低电平亮低电平亮每一段由一个发光二极管组成。每一段由一个发光二极管组成。输入：二输入：二十进制代码十进制代码输出：译码结果，可驱输出：译码结果，可驱动相应的七段数码管显动相应的七段数码管显示正确的数字。示正确的数字。七段译码器七段译码器7448BCD码输入信号码输入信号译码输出，高电平有效译码输出，高电平有效 本信号为低电平时，本信号为低电平时，熄灭。熄灭。当当LTLT为低电平时，为低

31、电平时，BI/RBIBI/RBI为高电平时，为高电平时，试灯。试灯。当当LTLT为高电平，为高电平，RBIRBI为低电平时，为低电平时，灭零。灭零。7448 7448 功能表功能表(Function Table)(Function Table)自我检测：自我检测：3.7，3.8思考题：思考题：3.8作作 业业 在多个通道中选择其中的某一路，或多个信息中选择其中的在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。某一个信息传送或加以处理。数据选择器数据选择器多输入多输入一输出一输出选择选择三、三、数据选择器数据选择器三、数据选择器三、数据选择器（一）分类：（一）分类：

32、2选选1、4选选1、8选选1、16选选1。双双4选选1数据选择器数据选择器74153使能端使能端输出端输出端数据数据输入输入公用控公用控制输入制输入S1F1F2D10D11D12D13D20D21D22D23A0A1S2D10D11D12D13D20 D21 D22 D2374153A0A1S2S174153 74153 功能表功能表(Function Table)(Function Table)74151 74151 功能表功能表(Function Table)(Function Table)8选选1数据选择器数据选择器74151F2F2D8D9D10D11D12D13D14D15A0A1A

33、2D0D1D2D3D4D5D6D774151(2)A0A1A2SS1（1）F1F1D0D1D2D3D4D5D6D7A0A1A2D0D1D2D3D4D5D6D774151(1)A0A1A2SS8选选1数据选择器数据选择器74151八选一需八选一需3位地址码位地址码（二）数据选择器的（二）数据选择器的通道扩展通道扩展 例：试用最少数量的例：试用最少数量的8选选1选择器扩展成选择器扩展成16选选1选择器。选择器。将地址连接将地址连接在一起在一起 将两片的输出将两片的输出原端用或门连载一原端用或门连载一起，非端用与门连起，非端用与门连接在一起。接在一起。F1F&1A3如果如果A3=0，则（，则（1）片

34、工作，根据）片工作，根据A2A0，从，从D7D0中选择一路输出；中选择一路输出；如果如果A3=1，则（，则（2）片工作，根据）片工作，根据A2A0，从，从D15D8中选择一路输出。中选择一路输出。（三）实现组合逻辑函数（三）实现组合逻辑函数 例例:试用试用8选选1数据选择器数据选择器74151实现逻辑函数实现逻辑函数 输入变量接至数据选择器输入变量接至数据选择器的地址输入端。的地址输入端。F式中出现的最小项，对式中出现的最小项，对应的数据输入端应接应的数据输入端应接1，F式中式中没出现的最小项，对应的数据没出现的最小项，对应的数据输入端应接输入端应接0。00010111CBAFD0D1D2D3

35、D4D5D6D7A0A1A2D0D1D2D3D4D5D6D774151A0A1A2SE0四、数值比较器四、数值比较器功能：能对两个功能：能对两个相同位数相同位数的二进制数进行比较的的二进制数进行比较的逻辑电路。逻辑电路。（一）（一）数值比较器的基本概念及工作原理数值比较器的基本概念及工作原理11位数值比较器位数值比较器 2.多位比较器多位比较器 在比较两个多位数的大小时，自高向低地逐位在比较两个多位数的大小时，自高向低地逐位比较，只有在高位相等时，才需要比较低位。比较，只有在高位相等时，才需要比较低位。1FABFA=B2.多位比较器多位比较器（二）（二）集成数值比较器集成数值比较器 B0B1B

36、2B3A0A1A2 A3FABFA=BFABB0B1B2B37485A0A1A2A3IABFABIA=BIABIA=BIABFA=BFABB0B1B2B3A0A1A2 A3010B4B5B6B7A4A5A6 A7B0B1B2B37485(1)A0A1A2A3IABFABIA=BB0B1B2B37485(2)A0A1A2A3IABFABIA=B2.并联扩展方式并联扩展方式 由于串联扩展方式中比较结果是逐级进位的，级联由于串联扩展方式中比较结果是逐级进位的，级联芯片数越多，传递时间越长，工作速度越慢。因此，当芯片数越多，传递时间越长，工作速度越慢。因此，当扩展位数较多时，常采用并联方式。扩展位数较

37、多时，常采用并联方式。五、加法器五、加法器（一）加法器的工作原理（一）加法器的工作原理 1半加器半加器 不考虑来自低位不考虑来自低位的进位的两个的进位的两个1位二位二进制数相加称为半加进制数相加称为半加器。器。2全加器全加器 在多位数加法运在多位数加法运算时，除最低位外，算时，除最低位外，其他各位都需要考虑其他各位都需要考虑低位送来的进位低位送来的进位。=1A&BSCCSBACOBiCi+1SiCiAiCOCI（二）串行进位加法器（二）串行进位加法器如图：用全加器实现如图：用全加器实现4位二进位二进制数相加。制数相加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意

38、：注意：CICI0 0=0=0和进位B0CO1S0CI0A0COCIB1CO2S1A1COCIB2CO3S2A2COCIB3CO4S3A3COCI四位串行进位加法器四位串行进位加法器（三）快速进位集成（三）快速进位集成4位加法器位加法器74283 进位位直接由加数、被加数和最低位进位位进位位直接由加数、被加数和最低位进位位CI0形成。形成。直接形成进位低位进位低位进位四位加法器的逻辑符号四位加法器的逻辑符号和和C3S0S1S2S3A0A1A2A3B2B0B1B3加数加数A A加数加数B BC0进位进位（四）（四）集成集成加法器的应用加法器的应用1加法器级联实现多位二进制数加法运算加法器级联实现

39、多位二进制数加法运算 进位进位B0B1B2B374283COCIA0A1A2A3S0S1S2 S3C7S4S5S6S7A4A5A6A7B6B4B5B7(1)(2)0进位进位74283COCIA0A1A2 A3S0S1S2S3B0B1B2 B3余余3码码2实现余实现余3码到码到8421BCD码的转换码的转换 进位进位COCIS0S1S2S3A0A1A2A3110103的补码等的补码等于减于减38421BCD码码000加加数数aB0B1B2B3加加数数b8421BCD码码和数和数8421BCD码码转换电路转换电路C3&1C7S4S5S6S7个个位位输输出出十十位位输输出出B0B1B2B374283

40、A0A1A2A3S0S1S2 S3进位进位COCIB0B1B2B374283A0A1A2A3S0S1S2 S33构成一位构成一位8421BCD码加法器码加法器 用加法器、比较器、译码器、编码器、数据选择器和用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。码组检验器等设计特定电路。任何时刻的输出仅决定于当时的输入，与电路原来的任何时刻的输出仅决定于当时的输入，与电路原来的状态无关。它由基本门构成，不含存储电路和记忆元件，状态无关。它由基本门构成，不含存储电路和记忆元件，且无反馈线。且无反馈线。根据已经给定的逻辑电路，描述其逻辑功能。根据已经给定的逻辑电路，描述其逻辑功能。根据设计要求构成功能正确、经济、可靠的电路。根据设计要求构成功能正确、经济、可靠的电路。（）组合电路（）组合电路（）组合电路的分析（）组合电路的分析（）组合电路的设计（）组合电路的设计（）常用的中规模组合逻辑模块（）常用的中规模组合逻辑模块本本章章小小结结思考题：思考题：3.10，3.11 习题：习题：3.15，3.17（3、4），），3.18，3.22，3.23作作 业业