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1、第14章模数数模转换第1页，本讲稿共59页14.1 D/A转换转换D/A转换电路一般包括基准电压源/电流源、模拟开关、电阻网络和运算放大器等部分。下面举出几种D/A转换电路。第2页，本讲稿共59页14.1.1 权电阻权电阻D/A转换电路转换电路权电阻D/A转换网络的原理电路如图14.1所示。集成运放反相输入端为“虚地”，每个开关可以切换到两个不同的位置，切换到哪个位置由相应位数字量控制。当数字量为“1”时，开关接ER；当数字量为“0”时，开关接地。第3页，本讲稿共59页图14.1 权电阻D/A转换网络第4页，本讲稿共59页选择权电阻网络中电阻的阻值时，应该使流过该电阻的电流与该电阻所在位的权值
2、成正比。这样，从最高位到最低位，每一位对应的电阻值应是相邻高位的2倍，使各支路电流从高位到低位逐位递减1/2。当输入二进制数码中某一位Bi=1时，开关Si接至基准电压ER，这时在相应的电阻Ri支路上产生电流为当Bi=0时,开关Si接地，电流Ii=0。第5页，本讲稿共59页因此，第i路的电流为总的输出电流输出电压第6页，本讲稿共59页14.1.2R-2RT型D/A转换电路图14.2是R-2RT型D/A转换电路的原理电路。与权电阻D/A转换电路一样，二进制码Bi控制着开关Si的位置。Bi为1，Si接ER；Bi为0，Si接地。第7页，本讲稿共59页图14.2 R-2RT型D/A转换电路第8页，本讲稿
3、共59页集成运放反相输入端为“虚地”。因此，从两端的T型节点开始，向中间逐节点推算，很容易得到：当Bi=1,其余位均为0时，从节点i向左向右看的电阻都是2R，这样,从开关Si经2R支路流进节点的电流等分后分别向左向右流出,其等效电路如图14.3所示。第9页，本讲稿共59页图14.3 某模拟开关接ER，其它开关接地时等效电路第10页，本讲稿共59页由等效电路可求出，接电源支路所提供的电流均为Ii=E/3R。而且这个电流在流向集成运放反相输入端的途中，每经过一个节点，电流要减小一半，这可以用叠加定理说明。假定其它各开关都接0，那么（1/2）Ii向右流过横着的电阻后,向右向下看的等效电阻都是2R,它
4、们将电流等分。二进制码最高位对集成运放输入端方向的电流为其它各位产生的电流逐位减小一半，依次为第11页，本讲稿共59页二进制码控制的各开关对集成运放输入端产生的总电流为输出电压为第12页，本讲稿共59页这种电路中电阻阻值只有R和2R两种，精度易于保证，且流过各模拟开关的电流均相同，所以给设计和制作带来方便，故集成D/A电路中多采用这种电路形式。第13页，本讲稿共59页14.1.3 倒置倒置T型型D/A转换电路转换电路R-2RT型D/A转换电路中,数字信号各位的传输时间不同，因而输出端会产生尖峰效应。倒置T型D/A转换电路可以克服这种缺点。这种电路的原理图如图14.4所示。第14页，本讲稿共59
5、页图14.4 倒置T型D/A转换电路第15页，本讲稿共59页集成运放反相输入端为“虚地”，所以，不论开关切换到哪个位置，2R上端都接了0电位。这样，从电阻网络左端开始,用串并联方法可以得到从ER看进去的对地的等效电阻为R。这样，从参考电源ER流进电阻网络的电流为I=ER/R。用与分析R-2RT型D/A转换电路类似的方法可知，每经过一个节点,经过电阻向上流的电流减小一半,正好反映了二进制各位码应满足的位权关系。因此，可直接写出第16页，本讲稿共59页该电路工作时,在前一组二进制码切换到后一组二进制码时,各位码对应的电流同时到达集成运放输入端,因而不会产生尖峰效应。第17页，本讲稿共59页1DAC
6、0830系列系列DAC0830系列包括DAC0830，DAC0831，DAC0832。下面以DAC0832为例说明其基本工作过程。DAC0832方框图及引线图如图14.5所示。芯片内含有一个八位D/A转换电路，由倒T型电阻网络和电子开关组成。还包括一个八位的输入寄存器和一个八位的DAC寄存器。当DAC寄存器中的数字信号在进行D/A转换时，下一组数字信号可存入输入寄存器，这样可提高转换速度。芯片外接集成运放,将转换成的模拟电流信号放大后转变成电压信号输出。第18页，本讲稿共59页图14.5 DAC0832原理框图和引线排列图(a)原理框图；(b)引线排列图第19页，本讲稿共59页图14.5 DA
7、C0832原理框图和引线排列图(a)原理框图；(b)引线排列图第20页，本讲稿共59页各引脚功能简要说明如下：(1）D0D7：八位数字数据输入，D7为最高位，D0为最低位。（2）Iout1:模拟电流输出端。（3）Iout2:模拟电流输出端，接地。（4）Rf:若外接的集成运放电路增益小，则在该引出端与集成运放输出端之间加接电阻；若外接的集成运放电路增益足够大，则不必外接电阻，直接将该引出端与运放输出端相连。第21页，本讲稿共59页（5）Uref:基准参考电压端，在+10V-10V之间选择。(6）UCC:电源电压端，在+5V+15V之间选择，+15V最佳。(7）DGND：数字电路接地端。(8）AG
8、ND：模拟电路接地端，通常与DGND相接。(9）：片选信号，低电平有效。(10）：DAC寄存器的传送控制信号，低电平有效。(11）：DAC寄存器的写入控制信号。第22页，本讲稿共59页14.2 A/D转换转换A/D转换总体上可以分为抽样保持和量化编码两个步骤。14.2.1抽样保持抽样保持抽样就是对模拟信号在有限个时间点上抽取样值。图14.6示出了A/D转换电路框图。第23页，本讲稿共59页图14.6 A/D转换电路框图第24页，本讲稿共59页抽样电路是一个模拟开关，uA是模拟信号，模拟开关在抽样脉冲us作用下不断地闭合和断开。开关闭合时，uo1=uA；开关断开时，uo1=0。这样，在抽样电路输
9、出端得到一系列在时间上不连续的脉冲。抽样值要经过编码形成数字信号，这需要一段时间，因为数字信号的各位码是逐次逐位编出的。在编码的这段时间里，抽样值作为编码的依据，必须恒定。保持电路的作用，就是使抽样值在编码期间保持恒定。第25页，本讲稿共59页对图14.6所示的这种保持电路来说，模拟信号源内阻及模拟开关的接通电阻应很小，它们与电容C组成的电路的时间常数应非常小，以保证在模拟开关闭合期间，电容C上的电压能跟踪抽样值变化。保持电容后面接着由集成运放组成的跟随器。这种跟随器的输入阻抗极大，电容上保持的电压经该阻抗的放电极少，不会造成影响。图14.7示出了从抽样到保持的信号波形。t0、t时间点上的竖直
10、线表示在该时刻的抽样值，而阶梯波表示抽样值经保持电路展宽以后的波形。第26页，本讲稿共59页图14.7 保持电路输出波形第27页，本讲稿共59页可以看出，当抽样频率足够高的时候，保持电路输出的阶梯波就逼近原模拟信号。事实上，由数字信号恢复成模拟信号的时候，就是根据数字信号还原出这种形状逼近原模拟信号的阶梯波的。为了使还原出来的模拟信号不失真，对抽样频率fs的要求为式中，fmax是被抽样的模拟信号所包含的信号中频率最高的信号的频率。第28页，本讲稿共59页14.2.2 量化编码量化编码抽样保持电路得到的阶梯波的幅值有无限多个值，无法用位数有限的数字信号完全表达。我们可以选定一个基本单元电平，将其
11、称为基本量化单位。用基本量化单位对抽样值进行度量，如果在度量了n次后，还剩下不足一个基本量化单位的部分，就根据一定的规则，把剩余部分归并到第n或第n+1个量化电平上去。这样，所有的抽样值都是有限个离散值集合之一。像这样将抽样值取整归并的方式及过程就叫“量化”。将量化后的有限个整值编成对应的数字信号的过程叫“编码”。第29页，本讲稿共59页14.2.3A/D转换电路转换电路1.逐次逼近式逐次逼近式A/D转换电路转换电路图14.8是三位逐次逼近型A/D转换电路。图中，F1F5这5个D触发器构成环形计数器，FAFC是逐次逼近寄存器，15号门组成控制逻辑电路，三位DAC电路是把三位二进制数字码转换成对
12、应模拟信号的D/A转换电路,uA是保持电路送来的样值电压。其工作过程如下：第30页，本讲稿共59页图14.8 三位逐次比较型A/D转换电路第31页，本讲稿共59页初始状态,环形计数器被复位脉冲置成Q1Q5=10000。此 时,FA的S=1,R=0,FB、FC触 发 器 的S=0,R=1。这里,之所以讨论FA、FB、FC的S和R,是因为下一个CP脉冲触发沿到来时，将根据这三个触发器的R和S来决定三个触发器的新状态。第32页，本讲稿共59页(1)第一个CP脉冲输入：Q1Q5=01000,QAQBQC=100。三位DAC电路又把100转换成对应的模拟电压uf，送入比较器与实际的模拟信号uA进 行 比
13、 较，若 uAuf，C=0;否 则，C=1。FA的S=0,R=Q2C=C,FB的S=1,R=0,FC的S=R=0。第33页，本讲稿共59页(2)第二个CP脉冲输入：若上次比较器输出为0,则这次的QQAQBQC=110;若上次比较器输出为1,则这次的QAQBQC=010。DAC电路再将110或010转换成的新模拟信号uf送入比较器与实际的模拟信号uA进行比较。同样，比较器的输出C可能为0,也可能为1。环形计数器的状态Q1Q5=00100,这使FA的S=0,R=0,FB的S=0,R=CQ3+Q1=CQ3=C;FC的S=1,R=0。第34页，本讲稿共59页(3)第三个CP脉冲输入：FA的状态不变,F
14、C的状态变为1。若 上 次 比 较 器 输 出 为0,这 次FB维 持1状 态 不 变,QAQBQC=111/011;若上次比较器输出为1,这次FB的状态就为0,QAQBQC=101/001。DAC电路再进行转换,比较器再进行比较,比较器又输出0或1。环形计数器的状态Q1Q5=00010,这使FA、FB的S=0,R=0;FC的S=0,R=CQ4+Q1=C。第35页，本讲稿共59页(4)第四个CP脉冲输入：FA和FB状态不变。若上次比较器输出为0,这次FC维持1状态不变,QAQBQC的状态为111/011或101/001，保持不变;若上次比较器输出为1,这次FC的状态就由1变0,QAQBQC的状
15、态就为100/000。环形计数器的状态Q1Q5=00001,打开了输出端的三个与门,将最后转换成的三位二进制码ABC输出。第36页，本讲稿共59页(5)第五个CP脉冲输入：环形计数器的状态回复到Q1Q5=10000的初始状态,准备对下一次模拟信号抽样值进行转换。下面举例说明这种编码过程。设输入模拟信号uA的满量程值为12V,用三位二进制编码,码值QAQBQC与uA之间的对应关系如表14.1所示。第37页，本讲稿共59页表14.1 第38页，本讲稿共59页设抽样保持值为6.8V。编码过程如下：起始复位:Q1Q5=10000,FA的S=1,R=0;FB、FC的S=R=0。(1)第一个CP脉冲输入：
16、QAQBQC=100,Q1Q5=01000。经DAC变 换 后,对 应 于 码 值100的 模 拟 信 号uf为7.5V,uAuf,比较器输出0。此时,FA、FB的R和S都为0，FC的S=1,R=0。(3)第三个CP脉冲输入：QAQBQC=011,Q1Q5=00010。码值011经DAC变换后,uf=6.8V,uAuf,比较器输出0。此时,FA、FB、FC的R和S都为0。下一个CP脉冲到达时，它们的状态全不变。第40页，本讲稿共59页(4)第四个CP脉冲输入：QAQBQC=011,Q1Q5=00001。QAQBQC是最后编成的码。(5)第五个CP脉冲输入：恢复初态。第41页，本讲稿共59页2.
17、双积分型双积分型A/D电路电路原理电路如图14.9所示，由积分器、比较器、计数器及控制电路组成。所谓双积分，是指积分器要用两个极性不同的电源进行两个不同方向的积分。波形图如图14.10所示。第42页，本讲稿共59页图14.9 双积分型A/D转换器原理框图第43页，本讲稿共59页图14.10 双积分A/D转换电路的工作波形第44页，本讲稿共59页转换之前，将计数器清零，开关SA2闭合，电容放电到零，积分器反相输入端是“虚地”,积分器输出uo1=0。转换开始，逻辑控制电路使开关SA2断开，开关SA1接通抽样保持电路，输入样值uA。积分电流为uA/R，方向从左向右，由于恒流充电，电容C上电压线性变化
18、，uo1线性下降，如图14.10中从t=0到t=t1所示。第45页，本讲稿共59页由于uo1是负值，比较器输出高电平，开放计数控制门，计数器由零开始计数。当计数器计到QnQn-1Q0=100时，Qn由低变高，触发开关SA1切换到接通基准电压-UR的位置。可见，电容是定时充电，充电时间为2n个计数脉冲周期。第46页，本讲稿共59页显然，样值uA越大，积分电流就越大，uo1的绝对值就越大。图14.10中,实线示出的为uA较大时的uo1的波形。在开关SA1接通-UR的同时，计数器又从零开始计数。电容放电，放电电流UR/R是恒流,方向从右向左，uo1线性上升。不论放电开始时uo1的绝对值是大是小，uo
19、1绝对值下降的速度都一样，即放电曲线斜率不变，如图14.10中t从t1到t2之间的波形所示。第47页，本讲稿共59页由于实际电路中必须保证|UR|uA，故电容的放电电流比充电电流大，放电比充电快。计数器尚未计到Qn=1时，电容就放电完毕，并反向充上少量电荷，使uo1变为正值。当uo1稍大于0时,uo2就变为低电平，封锁了计数控制门，计数器停止计数。此时，计数器的即时计数值Qn-1Q0就是抽样值uA对应的二进制数字编码。当取样值是负值时，基准电压应为正值。工作原理与上述分析过程相同，只是所有相关电流方向和电压极性与上述样值是正值时相反。第48页，本讲稿共59页3.集成集成A/D转换电路转换电路集
20、成A/D转换电路很多，下面介绍两种。1）ADC0809ADC0809内部基本电路是逐次比较型A/D转换电路，其原理框图及芯片引脚排列图如图14.11（a）、(b)所示。第49页，本讲稿共59页图14.11ADC0809原理框图和引脚图(a)原理框图;(b)引脚图第50页，本讲稿共59页图14.11ADC0809原理框图和引脚图(a)原理框图;(b)引脚图第51页，本讲稿共59页原理框图中，SAR是逐次比较寄存器。该电路有8路模拟输入信号，由地址译码器选择8路中的一路进行转换。转换成的数字信号有8位。各主要引脚功能简述如下：（1）IN0IN7：8路模拟信号输入端。（2）A2、A1、A0：8路模拟
21、信号的地址码输入端。（3）D0D7：转换后输出的数字信号。（4）START：启动端。其下降沿触发，A/D转换开始进行。第52页，本讲稿共59页（5）ALE：通道地址锁存信号输入端。（6）OE：输出允许端。（7）EOC：转换结束信号，由ADC8089内部控制逻辑电路产生。（8）Uref：基准电压。第53页，本讲稿共59页2）MC14433（5G14433）MC14433内部基本电路为双积分型A/D转换电路，其原理框图如图14.12所示。原理框图中，虚线框内为集成电路内部电路，框外为外接元件。模拟电路为积分器。R1，C1为积分电阻和电容，它们的取值与电路选定的时钟频率和电压量程有关。例如，当时钟频
22、率为66kHz，C1选0.1F时，若量程为2V，R1取470；若量程为200mV,R1取27k。电容C0存放积分器的失调电压，电路可根据C0记录的失调电压自动调零。C0的推荐取值为0.1F第54页，本讲稿共59页图14.12 MC14433原理框图第55页，本讲稿共59页四位十进制计数器的计数范围为01999。锁存器用来存放转换结果。Uag是积分器的接地端。Uref是双积分器参考电压输入端。参考电压取值有两个，分别为200mV和2V,对应的模拟电压量程为199.9mV和1.999V，Ui是待转换的模拟信号输入端。时钟信号发生器产生系统时钟脉冲。在CP0和CP1输入端之间接不同阻值的电阻，可产生
23、不同的内部时钟频率。当外接电阻Rc依次取750k，470k，360k等典型值时，相应时钟频率依次为50kHz，66kHz和100kHz。如果要从外部输入时钟脉冲就不接Rc，时钟脉冲直接从CP1端输入。第56页，本讲稿共59页下面对主要引脚的功能作简要介绍：DU：锁存器触发信号。当从DU端输入正脉冲时，十进制计数器中的计数结果就送入锁存器。EOC：转换结束信号。电路正在转换时，该端输出0；转换结束，输出一个正脉冲。在实际使用中，EOC端与DU端直接相连。这样，每次转换结束，EOC端输出的正脉冲能触发锁存器锁存转换结果。锁存器中锁存四组数据，分别是从千位到个位的四组四位BCD码。第57页，本讲稿共
24、59页：溢出状态输出。当转换过程中有溢出现象发生时，该端输出0。Q3Q0：转换结果输出。其中，最高位千位只有0和1两种状态（0000和0001），其它三位各有09共10种状态。DS1DS4：DS1DS4就是输出位号选通信号，平时处于低电平状态。MC14433采用动态扫描方式输出，即周期性地从千位到个位依次将转换结果输出。一到转换过程结束，EOC正脉冲触发选通信号发生器，产生脉冲序列。脉冲序列的高电平持续18个时钟脉冲宽度，低电平持续两个时钟脉冲宽度第58页，本讲稿共59页每四个脉冲一组，轮流依次输入DS1DS4四个端子。DS1触发千位输出，DS4触发个位输出。这样，从千位到个位的各组四位BCD码就依次输出，送往译码和显示电路。容易算出，每位的显示周期为80个时钟脉冲宽度。若时钟频率为66kHz，则显示频率约为800Hz，远高于视觉暂留所要求的最低频率。这样，虽然千、百、十位及个位是先后显示的，但给人的感觉却是同时显示的。第59页，本讲稿共59页