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1、电路计算机辅助设计课件现在学习的是第1页，共105页教学内容与要求教学内容与要求第第1 1章章 EDAEDA技术简介技术简介第第2 2章章 Verilog HDLVerilog HDL语言编程语言编程 （10学时）第第3 3章章 VHDLVHDL语言编程语言编程（4学时）第第4 4章章 MATLABMATLAB程序入门程序入门（12学时）第第5 5章章 MATLABMATLAB在电路中的应用在电路中的应用（4学时）每章有实验室上机实验每章有实验室上机实验 实验教学 现在学习的是第2页，共105页成绩评定标准成绩评定标准五级分制五级分制作业加上机考核：作业加上机考核：1、作业必做，上机交作业时随
2、机考两个问题。、作业必做，上机交作业时随机考两个问题。2、点名没有缺勤，加分。、点名没有缺勤，加分。现在学习的是第3页，共105页第第1章章 EDA技术简介技术简介1.1 EDA技术的主要内容技术的主要内容1.2 EDA软件系统的构成软件系统的构成1.3 EDA的工程设计流程的工程设计流程1.4 数字系统的设计方法数字系统的设计方法现在学习的是第4页，共105页第第2 2章章 Verilog HDLVerilog HDL语言编程语言编程2.1 Verilog HDL2.1 Verilog HDL设计模块的基本结构设计模块的基本结构2.2 Verilog HDL2.2 Verilog HDL词法
3、构成词法构成2.3 Verilog HDL2.3 Verilog HDL的语句的语句2.4 Verilog HDL2.4 Verilog HDL模型模型2.5 Verilog HDL2.5 Verilog HDL设计电路流程设计电路流程2.6 2.6 用用Verilog HDLVerilog HDL描述逻辑电路的实例描述逻辑电路的实例现在学习的是第5页，共105页第第3章章 VHDL 语言编程基础语言编程基础3.1 概述概述 3.2 VHDL程序基本结构程序基本结构 3.3 VHDL语言要素语言要素 3.4 VHDL顺序语句顺序语句 3.5 VHDL并行语句并行语句 3.6 子程序子程序(SU
4、BPROGRAM)3.7 库、程序包及其他库、程序包及其他 3.8 VHDL描述风格描述风格 3.9 基本逻辑电路设计基本逻辑电路设计 3.10 状态机的状态机的VHDL设计设计 现在学习的是第6页，共105页第第4章章 MATLAB程序入门程序入门4.1基本语法基本语法4.1.1 变量及其赋值变量及其赋值4.4.2 矩阵的初等运算矩阵的初等运算4.1.3 元素群运算元素群运算4.1.4 逻辑判断及流程控制逻辑判断及流程控制4.2 基本绘图方法基本绘图方法4.2.1 M文件及程序调试文件及程序调试4.2.2 MATLAB的开发环境和工具的开发环境和工具第第5章章 MATLAB在电路中的应用在电
5、路中的应用5.1 电阻电路和动态电路电阻电路和动态电路5.2 正弦稳态电路和频率响应正弦稳态电路和频率响应5.3 二端口电路二端口电路5.4 滤波器滤波器现在学习的是第7页，共105页第第1章章 EDA技术简介技术简介 1.1 EDA技术的主要内容技术的主要内容EDA是电子设计自动化（是电子设计自动化（Electronic Design Automation）的缩写。）的缩写。EDA技术就是以计算机为工具，设计者在技术就是以计算机为工具，设计者在EDA软件平台上，用软件平台上，用硬件描硬件描述语言述语言HDL完成设计完成设计文件，然后由计算机自动地完成逻辑文件，然后由计算机自动地完成逻辑编译编
6、译、化、化简、分割、综合、优化、布局、布线和简、分割、综合、优化、布局、布线和仿真仿真，直至对于特定目标芯片，直至对于特定目标芯片的的适配编译适配编译、逻辑映射和、逻辑映射和编程下载编程下载等工作。等工作。EDA技术的出现，极大地提高了电路设计的效率和可靠性，减轻了技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。设计者的劳动强度。在电子技术设计领域，在电子技术设计领域，可编程逻辑器件可编程逻辑器件（如（如CPLD、FPGA）的应用，）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。CPL
7、D、FPGA器件可以通过器件可以通过软件编程软件编程而对硬件结构和工作方式进行而对硬件结构和工作方式进行重构重构，从而使得硬件的设计可以如同软件设计那样方便快捷。促进了，从而使得硬件的设计可以如同软件设计那样方便快捷。促进了EDA技术的迅速发展。技术的迅速发展。现在学习的是第8页，共105页EDA技术涉及面广，内容丰富，主要应掌握如下四个方面的内容：技术涉及面广，内容丰富，主要应掌握如下四个方面的内容：大规模可编程逻辑器件，大规模可编程逻辑器件是利用大规模可编程逻辑器件，大规模可编程逻辑器件是利用EDA技术技术进行电子系统设计的载体。进行电子系统设计的载体。FPGA和和CPLD 硬件描述语言，
8、硬件描述语言是利用硬件描述语言，硬件描述语言是利用EDA技术进行电子系统设计技术进行电子系统设计的主要表达手段。的主要表达手段。VHDL、Verilog、ABEL 软件开发工具，软件开发工具是利用软件开发工具，软件开发工具是利用EDA技术进行电子系统技术进行电子系统设计的智能化的自动化设计工具。设计的智能化的自动化设计工具。Altera的的MAX+plus II、Lattice的的ispEXPERT、Xilinx的的Foundation Series。实验开发系统，实验开发系统则是利用实验开发系统，实验开发系统则是利用EDA技术进行电子系统技术进行电子系统设计的下载工具及硬件验证工具。设计的下
9、载工具及硬件验证工具。现在学习的是第9页，共105页 1 大规模可编程逻辑器件大规模可编程逻辑器件 可编程逻辑器件可编程逻辑器件(简称简称PLD)是一种由用户编程以实现某种是一种由用户编程以实现某种逻辑功能的新型逻辑器件。逻辑功能的新型逻辑器件。FPGA是现场可编程门阵列的简称，是现场可编程门阵列的简称，CPLD是复杂可编程逻辑器件的简称。是复杂可编程逻辑器件的简称。高集成度、高速度和高可靠性是高集成度、高速度和高可靠性是FPGA/CPLD最明显的特点，最明显的特点，其时钟延时可小至其时钟延时可小至ns级，结合其并行工作方式，在超高速应级，结合其并行工作方式，在超高速应用领域和实时测控方面有着
10、非常广阔的应用前景。用领域和实时测控方面有着非常广阔的应用前景。FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于的高可靠性还表现在几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。于管理和屏蔽。现在学习的是第10页，共105页 2 硬件描述语言硬件描述语言(HDL)常用的硬件描述语言有常用的硬件描述语言有VHDL、Verilog、ABEL。VHDL：作为：作为IEEE的工业标准硬件描述语言，在电的工业标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言。子工程领域，已成为事实上的通用
11、硬件描述语言。Verilog：支持的：支持的EDA工具较多，适用于工具较多，适用于RTL级（级（寄存寄存器转换级）器转换级）和门电路级的描述，其综合过程较和门电路级的描述，其综合过程较VHDL稍稍简单，但其在高级描述方面不如简单，但其在高级描述方面不如VHDL。有专家认为，在新世纪中，有专家认为，在新世纪中，VHDL与与Verilog语言将承担几语言将承担几乎全部的数字系统设计任务。乎全部的数字系统设计任务。现在学习的是第11页，共105页 3 软件开发工具软件开发工具 目前比较流行的、主流厂家的目前比较流行的、主流厂家的EDA的软件工具有：的软件工具有：Altera的的MAX+plus II
12、、升级版、升级版Quartus II;Lattice的的ispEXPERT；Xilinx的的Foundation Series。MAX+plus II是是Altera公司开发的公司开发的EDA工具软件。工具软件。Altera公公司是世界上最大的可编程逻辑器件供应商之一。司是世界上最大的可编程逻辑器件供应商之一。MAX+plus II软件是一个集成化的可编程逻辑器件开发环境，设计者能在这软件是一个集成化的可编程逻辑器件开发环境，设计者能在这个环境下进行逻辑设计，完成设计文件的输入编辑、编译、仿真、个环境下进行逻辑设计，完成设计文件的输入编辑、编译、仿真、综合、布局布线和编程下载等设计工作。软件界
13、面友好、方便易综合、布局布线和编程下载等设计工作。软件界面友好、方便易学、功能全面，是非常流行的大众化学、功能全面，是非常流行的大众化EDA平台。平台。现在学习的是第12页，共105页MAX+plus II：支持原理图、：支持原理图、VHDL和和Verilog语言文本语言文本文件，以及以波形与文件，以及以波形与EDIF等格式的文件作为设计输入，并等格式的文件作为设计输入，并支持这些文件的任意混合设计。支持这些文件的任意混合设计。它具有门级仿真器，可以进行功能仿真和时序仿真，能它具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。够产生精确的仿真结果。在适配之后，在适配之后，MA
14、X+plus II生成供时序仿真用的生成供时序仿真用的EDIF、VHDL和和Verilog这三种不同格式的网表文件。这三种不同格式的网表文件。它界面友好，使用便捷，被誉为业界最易学易用的它界面友好，使用便捷，被誉为业界最易学易用的EDA的软件的软件，并支持主流的第三方，并支持主流的第三方EDA工具，支持所有工具，支持所有Altera公司的公司的FPGA/CPLD大规模逻辑器件。大规模逻辑器件。现在学习的是第13页，共105页 4 实验开发系统实验开发系统 提供芯片下载电路及EDA实验/开发的外围资源(类似于用于单片机开发的仿真器)，供硬件验证用。一般包括：实验或开发所需的各类基本信号发生模块，
15、包括时钟、脉冲、高低电平等；FPGA/CPLD输出信息显示模块，包括数码显示、发光管显示、声响指示等；监控程序模块，提供“电路重构软配置”；目标芯片适配座以及上面的FPGA/CPLD目标芯片和编程下载电路。自己阅读现在学习的是第14页，共105页 1.2 EDA软件系统的构成软件系统的构成EDA技术研究的对象是电子设计的全过程，有系统级、电路技术研究的对象是电子设计的全过程，有系统级、电路级和物理级级和物理级3个层次的设计。个层次的设计。涉及的电子系统从低频、高频到微波，从线性到非线性，从模涉及的电子系统从低频、高频到微波，从线性到非线性，从模拟到数字，从通用集成电路到专用集成电路构造的电子系
16、统，拟到数字，从通用集成电路到专用集成电路构造的电子系统，因此因此EDA技术研究的范畴相当广泛。技术研究的范畴相当广泛。EDA软件系统应当包含以下子模块：软件系统应当包含以下子模块：设计输入子模块、设计输入子模块、设计数据库子模块、设计数据库子模块、分析验证子模块、分析验证子模块、综合仿真子模块、综合仿真子模块、布局布线子模块等。布局布线子模块等。自己阅读现在学习的是第15页，共105页 (1)设计输入子模块；用户编辑输入模块的设计描述，设计输入子模块；用户编辑输入模块的设计描述，并进行语义正确性、语法规则的检查，检查通过后，将并进行语义正确性、语法规则的检查，检查通过后，将用户的设计描述数据
17、转换为用户的设计描述数据转换为EDA软件系统的内部数据软件系统的内部数据格式，存入设计数据库被其他子模块调用。格式，存入设计数据库被其他子模块调用。设计输入子模块不仅能接受图形描述输入、硬件描述语设计输入子模块不仅能接受图形描述输入、硬件描述语言言(HDL)描述输入，还能接受图文混合描述输入。描述输入，还能接受图文混合描述输入。该子模块一般包含针对不同描述方式的编辑器，如图形编辑该子模块一般包含针对不同描述方式的编辑器，如图形编辑器、文本编辑器等，同时包含对应的分析器。器、文本编辑器等，同时包含对应的分析器。自己阅读现在学习的是第16页，共105页 (2)设计数据库子模块：该模块存放系统提供的
18、库单元设计数据库子模块：该模块存放系统提供的库单元以及用户的设计描述和中间设计结果。以及用户的设计描述和中间设计结果。(3)分析验证子模块：该模块包括各个层次的模拟验证、分析验证子模块：该模块包括各个层次的模拟验证、设计规则的检查、故障诊断等。设计规则的检查、故障诊断等。(4)综合仿真子模块：该模块包括各个层次的综合工具，综合仿真子模块：该模块包括各个层次的综合工具，理想的情况是：从高层次到低层次的综合仿真全部由理想的情况是：从高层次到低层次的综合仿真全部由EDA工具自动实现。工具自动实现。(5)布局布线子模块：该模块实现由逻辑设计到物理实现的布局布线子模块：该模块实现由逻辑设计到物理实现的映
19、射，因此与物理实现的方式密切相关。例如，最终的物理映射，因此与物理实现的方式密切相关。例如，最终的物理实现可以是门阵列、可编程逻辑器件等，由于对应的器件不实现可以是门阵列、可编程逻辑器件等，由于对应的器件不同，因此各自的布局布线工具会有很大的差异。同，因此各自的布局布线工具会有很大的差异。自己阅读现在学习的是第17页，共105页1.3 EDA的工程设计流程的工程设计流程1 源程序的编辑和编译源程序的编辑和编译 利用利用EDA技术进行一项工程设计，首先需利用技术进行一项工程设计，首先需利用EDA工具的文本工具的文本编辑器或图形编辑器将它用文本方式或图形方式表达出来，进行排错编辑器或图形编辑器将它
20、用文本方式或图形方式表达出来，进行排错编译，变成编译，变成Verilog、VHDL文件格式，为进一步的逻辑综合作准备。文件格式，为进一步的逻辑综合作准备。常用的源程序输入方式有三种。常用的源程序输入方式有三种。(1)原理图输入方式：利用原理图输入方式：利用EDA工具提供的图形编辑器以原理图工具提供的图形编辑器以原理图的方式进行输入。原理图输入方式比较容易掌握，直观且方的方式进行输入。原理图输入方式比较容易掌握，直观且方便，所画的电路原理图与传统的器件连接方式完全一样，很便，所画的电路原理图与传统的器件连接方式完全一样，很容易被人接受，而且编辑器中有许多现成的单元器件可以利容易被人接受，而且编辑
21、器中有许多现成的单元器件可以利用，自己也可以根据需要设计元件。用，自己也可以根据需要设计元件。现在学习的是第18页，共105页现在学习的是第19页，共105页 (2)状态图输入方式状态图输入方式：以图形的方式表示状态图进行输入。当填好时钟信号名、状态转换条件、状态机类型等要素后，就可以自动生成VHDL程序。这种设计方式简化了状态机的设计，比较流行。(3)Verilog、VHDL软件程序的文本方式软件程序的文本方式：最一般化、最具普遍性的输入方法，任何支持VHDL的EDA工具都支持文本方式的编辑和编译。现在学习的是第20页，共105页 2 逻辑综合和优化逻辑综合和优化 将VHDL的软件设计与硬件
22、的可实现性挂钩，需要利用EDA软件系统的综合器进行逻辑综合。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形的描述，针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定硬件结构用某种网表文件的方式联系起来。综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。自己阅读现在学习的是第21页，共105页 1.4数字系统的设计方法数字系统的设计方法 数字
23、系统设计有多种方法，如模块设计法、自顶向下设计法和自底向上设计法等。数字系统的设计一般采用自顶向下、由粗到细、逐步求精的方法。自顶向下是指将数字系统的整体逐步分解为各个子系统和模块，若子系统规模较大，则还需将子系统进一步分解为更小的子系统和模块，层层分解，直至整个系统中各子系统关系合理，并便于逻辑电路级的设计和实现为止。采用该方法设计时，高层设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细的描述在下一设计层次说明，最底层的设计才涉及具体的寄存器和逻辑门电路等实现方式的描述。现在学习的是第22页，共105页 采用自顶向下的设计方法有如下优点采用自顶向下的设计方法有如下优点:(1)自
24、顶向下设计方法是一种模块化设计方法。对设计的描述从上到下逐步由自顶向下设计方法是一种模块化设计方法。对设计的描述从上到下逐步由粗略到详细，符合常规的逻辑思维习惯。由于高层设计同器件无关，设计易粗略到详细，符合常规的逻辑思维习惯。由于高层设计同器件无关，设计易于在各种集成电路工艺或可编程器件之间移植。于在各种集成电路工艺或可编程器件之间移植。(2)适合多个设计者同时进行设计。随着技术的不断进步，许多设计由一个设适合多个设计者同时进行设计。随着技术的不断进步，许多设计由一个设计者已无法完成，必须经过多个设计者分工协作完成一项设计的情况越来越计者已无法完成，必须经过多个设计者分工协作完成一项设计的情
25、况越来越多。在这种情况下，应用自顶向下的设计方法便于由多个设计者同时进行设多。在这种情况下，应用自顶向下的设计方法便于由多个设计者同时进行设计，对设计任务进行合理分配，用系统工程的方法对设计进行管理。计，对设计任务进行合理分配，用系统工程的方法对设计进行管理。针对具体的设计，实施自顶向下的设计方法的形式会有所不同，但针对具体的设计，实施自顶向下的设计方法的形式会有所不同，但均需遵循以下两条原则：逐层分解功能，分层次进行设计。同时，应均需遵循以下两条原则：逐层分解功能，分层次进行设计。同时，应在各个设计层次上，考虑相应的仿真验证问题。在各个设计层次上，考虑相应的仿真验证问题。自己阅读现在学习的是
26、第23页，共105页第第2章章 Verilog HDL语言语言 2.1 Verilog HDL设计模块的基本结构设计模块的基本结构Verilog HDL程序设计由模块程序设计由模块(module)构成的，构成的，设计模块的基本结构如图，一个完整的设计模块的基本结构如图，一个完整的Verilog HDL设计模块包括端口定义、设计模块包括端口定义、I/O声明、信号类型声明和功能描述声明、信号类型声明和功能描述4个部分。个部分。一、模块端口的定义一、模块端口的定义模块端口定义用来声明电路设计模块模块端口定义用来声明电路设计模块 的输入的输入/输出端口，端口定义格式如下：输出端口，端口定义格式如下：m
27、odule 模块名模块名（端口（端口1，端口，端口2，端口，端口3，）；）；在端口定义的括号中，是设计电路模块与外界联系的全部输入在端口定义的括号中，是设计电路模块与外界联系的全部输入/输出端口信号或引脚，是输出端口信号或引脚，是设计实体对外的一个通信界面，是外界可以看到的部分（不包含电源和接地端），多设计实体对外的一个通信界面，是外界可以看到的部分（不包含电源和接地端），多个端口之间用个端口之间用“，”分隔。例如分隔。例如1位全加器位全加器adder模块的端口定义为模块的端口定义为module adder(sum,cout,ina,inb,cin)；模块名模块名adder现在学习的是第24页
28、，共105页 二、模块内容二、模块内容 模块内容包括模块内容包括I/O声明、信号类型声明和功能描述。声明、信号类型声明和功能描述。（1）模块的）模块的I/O声明声明 模块的模块的I/O声明用来声明模块端口定义中各端口数据流动方向，包括输入声明用来声明模块端口定义中各端口数据流动方向，包括输入(input)、输出、输出(output)和双向和双向(inout)。I/O声明格式如下：声明格式如下：input 端口端口1，端口，端口2，端口，端口3，；/声明输入端口声明输入端口 output 端口端口1，端口，端口2，端口，端口3，；/声明输出端口声明输出端口例如，例如，1位全加器的位全加器的I/O
29、声明为声明为 input ina,inb,cin;output sum,cout;现在学习的是第25页，共105页 （2）信号类型声明）信号类型声明信号类型声明是声明设计电路的功能描述中所用的信号的数据类型和函信号类型声明是声明设计电路的功能描述中所用的信号的数据类型和函数。信号的数据类型主要有连线（数。信号的数据类型主要有连线（wire）、寄存器（）、寄存器（reg）、整型）、整型（integer）、实型（）、实型（real）、和时间（）、和时间（time）等。）等。（3）功能描述）功能描述 功能描述是功能描述是Verilog HDL程序设计中最主要的部分，用来描程序设计中最主要的部分，用来
30、描述设计模块的内部结构和模块端口间的逻辑关系，在电路上相述设计模块的内部结构和模块端口间的逻辑关系，在电路上相当于器件的内部电路结构。功能描述可以用当于器件的内部电路结构。功能描述可以用assign语句、元件例语句、元件例化（化（instantiate）方式、）方式、always块语句、块语句、initial块语句等方法来实块语句等方法来实现，通常将设计模块描述的方法称为建模。现，通常将设计模块描述的方法称为建模。现在学习的是第26页，共105页 用用assign语句建模语句建模 用用assign语句建模的方法很简单，只需要在语句建模的方法很简单，只需要在“assign”后面再加一个表后面再加
31、一个表达式。达式。Assign语句一般适合对组合逻辑进行赋值，称为连续赋值方式。语句一般适合对组合逻辑进行赋值，称为连续赋值方式。例例1 一位全加器的设计一位全加器的设计1位全加器的逻辑符号：位全加器的逻辑符号：sum是全加器的和输出端，是全加器的和输出端，cout是进位输出端，是进位输出端，ina和和inb是两个加数输入端，是两个加数输入端，cin是低位进位输入端。是低位进位输入端。现在学习的是第27页，共105页全加器的全加器的Verilog HDL源程序如下：源程序如下：module adder1(sum,cout,ina,inb,cin);input ina,inb,cin;outpu
32、t sum,cout;assign cout,sum=ina+inb+cin;endmodule “assign cout,sum=ina+inb+cin;”语句实现语句实现1位全加器位全加器的进位输出的进位输出cout与和输出与和输出sum的建模。的建模。在语句表达式中，用拼接运算符在语句表达式中，用拼接运算符“”将将cout、sum这两个这两个1位位操作数拼接为一个操作数拼接为一个2位操作数。位操作数。现在学习的是第28页，共105页 用元件例化（用元件例化（instantiate）方式建模）方式建模元件例化方式建模是利用元件例化方式建模是利用Verilog HDL提供的元件库实现的。例如
33、，用提供的元件库实现的。例如，用与门例化元件定义一个三输入端与门可以写为与门例化元件定义一个三输入端与门可以写为and myand3(y,a,b,c);and是是Verilog HDL元件库中与门元件名，元件库中与门元件名，myand3是例化出的三输入端与门名，是例化出的三输入端与门名，y是与门输出端，是与门输出端，a、b、c是输是输入端。入端。用用always块语句建模块语句建模 always块语句可以产生各种逻辑，常用于时序逻辑的功能描块语句可以产生各种逻辑，常用于时序逻辑的功能描述。一个程序设计模块中，可以包含一个或多个述。一个程序设计模块中，可以包含一个或多个always语句。程语句。
34、程序运行中，在某种条件满足时，就重复执行一遍序运行中，在某种条件满足时，就重复执行一遍always结构中的语结构中的语句。句。现在学习的是第29页，共105页 例例2 8位二进制加法计数器的设计位二进制加法计数器的设计8位二进制加法计数器的逻辑符号如图。位二进制加法计数器的逻辑符号如图。OUT是是8位二进制计数器的输出端（位二进制计数器的输出端（8位向量）；位向量）；COUT是进位输出端（是进位输出端（1位）；位）；DATA是并行数据输入端（是并行数据输入端（8位向量）；位向量）；LOAD是计数器的预置控制输入端，是计数器的预置控制输入端，当当LOAD=1时，时，OUT=DATA；CLK是时钟
35、控制输入端，上升沿为有效边沿；是时钟控制输入端，上升沿为有效边沿；CLR是同步复位输入端，当是同步复位输入端，当CLK的上升沿的上升沿到来时且到来时且CLR=1，则计数器被复位，则计数器被复位，OUT=00000000。（逻辑符号图是由计算机对计数器电路的（逻辑符号图是由计算机对计数器电路的Verilog HDL源代码编译后产源代码编译后产生的元件符号，图中的输入生的元件符号，图中的输入/输出标识符自动被改为大写，而源程序输出标识符自动被改为大写，而源程序中的标识符都是小写。）中的标识符都是小写。）现在学习的是第30页，共105页 8位二进制加法计数器的位二进制加法计数器的Verilog HD
36、L 源程序如下：源程序如下：module cnt8(out,cout,data,load,cin,clk,clr);input 7:0 data;input load,cin,clk,clr output 7:0 out;output cout;reg 7:0 out;always (posedge clk)begin if(load)out=data;else if(clr)out=b00000000;else out=out+1;end assign cout=&out;endmodule用用always块语句实现块语句实现8位二进制加法计数器的建模。位二进制加法计数器的建模。(posed
37、ge clk)是时间控制敏感函数，表示是时间控制敏感函数，表示clk上升沿到来的敏感上升沿到来的敏感时刻。每当时刻。每当clk的上升沿到来时，的上升沿到来时，always块语句中的全部语句就执块语句中的全部语句就执行一遍。行一遍。“assign cout=&out;”语句产生进位输出语句产生进位输出cout，在语句，在语句中中“&out”是与的缩减运算式，只有是与的缩减运算式，只有out中数字全为中数字全为1时，结果才为时，结果才为1。现在学习的是第31页，共105页 用用initial块语句建模块语句建模Initial块语句与块语句与always语句类似，不过在程序中它只执行语句类似，不过在
38、程序中它只执行1次就结束了。次就结束了。Initial块语句的使用格式块语句的使用格式：Initial Begin 语句语句1;语句语句2;:end例例3 用用Initial过程语句对测试变量赋值过程语句对测试变量赋值 initial begin for(addr=0;addr 大于大于=大于等于大于等于 右移右移4 结果结果A=8b00001101而而A4 结果结果A=8b00010000。条件条件操作操作符符?:操作数操作数=条件？表达式条件？表达式1：表达：表达式式2；当条件为真（值为当条件为真（值为1）时，操）时，操作数作数=表达式表达式1；为假（值为为假（值为0）时，操作数）时，操作
39、数=表表达式达式2。三元操作符，即条件操作符有三个操作数。三元操作符，即条件操作符有三个操作数。例如例如 a？b：c若条件操作数若条件操作数a是逻辑是逻辑1，则算子返回表达式，则算子返回表达式1操操作数作数b；若若a是逻辑是逻辑0，则算子返回表达式，则算子返回表达式2操作数操作数c。并接并接操作操作符符,例如例如 a,2a,b 等价于等价于a,a,b,a,b。将将1位全加器的进位位全加器的进位cout和和sum并接，表达式为并接，表达式为将两个或两个以上用逗号分隔的表达式按位将两个或两个以上用逗号分隔的表达式按位连连接接在一起。在一起。还还可以用常数来指定重复的次数。可以用常数来指定重复的次数
40、。cout,sum=ina+inb+cin;现在学习的是第37页，共105页同其他高级语言类似，各类操作符号之间有优先级之分，如下表：同其他高级语言类似，各类操作符号之间有优先级之分，如下表：优先级序号优先级序号操作符操作符操作符名称操作符名称!、逻辑非、按位取反逻辑非、按位取反*、/、%乘、除、求余乘、除、求余+、-加、减加、减左移、右移左移、右移、=小于、小于等于、大于、大于等于小于、小于等于、大于、大于等于=、!=、=、!=等于、不等于、全等、不全等等于、不等于、全等、不全等&、&缩减与、缩减与非缩减与、缩减与非、缩减异或、缩减同或缩减异或、缩减同或|、|缩减或、缩减或非缩减或、缩减或非
41、&逻辑与逻辑与|逻辑或逻辑或?：条件操作符条件操作符列表顶部是最高优先级，底部是最低优先级。列在同一行中的操作符具有相同的优先级。所有操作符（？：除外）在表达式列表顶部是最高优先级，底部是最低优先级。列在同一行中的操作符具有相同的优先级。所有操作符（？：除外）在表达式中都是从左向右结合的。圆括号（）用于改变优先级或使得表达式中运算顺序更加清晰，提高源文件的可读性。中都是从左向右结合的。圆括号（）用于改变优先级或使得表达式中运算顺序更加清晰，提高源文件的可读性。现在学习的是第38页，共105页 （3）数值常量）数值常量 Verilog HDL中的数值常量有整型和实型两大类，分为十进制、十六进制、
42、八进制或中的数值常量有整型和实型两大类，分为十进制、十六进制、八进制或二进制。若在前面加上一个正二进制。若在前面加上一个正“+”或负或负“”号就表示有符号数，否则所代表的号就表示有符号数，否则所代表的就是无符号数。在数值常量的任意位置可以随意插入下划线就是无符号数。在数值常量的任意位置可以随意插入下划线“_”以提高可读以提高可读性。性。常量定义格式为：常量定义格式为：parameter 常量名常量名1=表达式，常量名表达式，常量名2=表达式，表达式，常量名，常量名n=表达式；表达式；parameter是常量定义关键字，常量名是用户定义的标识符，表达式为常量赋值。是常量定义关键字，常量名是用户定
43、义的标识符，表达式为常量赋值。例如例如 parameter Vcc=5,fbus=8b11010001;Verilog HDL中的整型数值常量就是整数，有两种书写格式：一种是无位宽的十中的整型数值常量就是整数，有两种书写格式：一种是无位宽的十进制表示法，如进制表示法，如-132。第二种是定义位宽和进制的表示法，这种表示方法通常是无。第二种是定义位宽和进制的表示法，这种表示方法通常是无符号数。符号数。常数书写格式是：常数书写格式是：sizebase value其中其中size是位宽，定义了数值常量的位数（长度）；是位宽，定义了数值常量的位数（长度）；base 代表这个数据的进制，取值代表这个数据
44、的进制，取值范围和相应的进制如下表；范围和相应的进制如下表；value是一个数值常量的值，书写格式与进制是一个数值常量的值，书写格式与进制base相对应。相对应。例如例如 4h6a8c，表示一个表示一个4位十六进制数。位十六进制数。2hf5 等于等于8b11110101；8b1111xxxx 等价等价2hfx；8b1101zzzz 等价等价2hdz。现在学习的是第39页，共105页Verilog HDL中的中的进进制制base进进制代制代码码取取值值对应对应的的进进制制b或或B二二进进制制o或或O八八进进制制d或或D十十进进制制h或或H十六十六进进制制 Verilog HDL中的中的实实型数型
45、数值值常量就是浮点数，可以用十常量就是浮点数，可以用十进进制与科学制与科学计计数法两种形式数法两种形式书书写。写。如果采用十如果采用十进进制格式，小数点两制格式，小数点两边边必必须须都有数字。都有数字。Verilog HDL的的编编程最程最终终是与硬件相是与硬件相对应对应的。由于硬件的。由于硬件电电路中信号的路中信号的逻辑逻辑状状态态具有特殊性，具有特殊性，即不即不仅仅有有0（低（低电电平）和平）和1（高（高电电平），平），还还有可能是有可能是X（未知状（未知状态态）和）和Z（高阻（高阻态态），因此），因此Verilog HDL数数值值集合有四个基本集合有四个基本值值：0：逻辑逻辑0或假状或假
46、状态态；1：逻辑逻辑1或真状或真状态态；X：逻辑逻辑不确定；不确定；Z：高阻：高阻态态。现在学习的是第40页，共105页（4）字符串）字符串字符串是双引号字符串是双引号“”括起来的字符序列，必须包含在同括起来的字符序列，必须包含在同 一行中，不能多行书写。在表一行中，不能多行书写。在表达式或赋值语句中作为操作数的字符串被看作达式或赋值语句中作为操作数的字符串被看作ASCII值序列，即一个字符串中的每值序列，即一个字符串中的每一个字符对应一个一个字符对应一个8位位ASCII值。值。（5）标识符）标识符标识符是模块、寄存器、端口、连线、示例和标识符是模块、寄存器、端口、连线、示例和begin-en
47、d块等元素的名称，是赋给对象块等元素的名称，是赋给对象的唯一的名称。标识符可以是字母、数字、的唯一的名称。标识符可以是字母、数字、$符和下划线符和下划线“_”字符的任意组合序列。字符的任意组合序列。定义标识符规则：定义标识符规则：首字符不能是数字，必须以字母或下划线首字符不能是数字，必须以字母或下划线“_”开头。开头。字符数不能多于字符数不能多于1024。标识符区分大小写。标识符区分大小写。不要与关键字同名。不要与关键字同名。例如例如 ina、inb、adder、adder8、name_adder是正确的，而是正确的，而1a?b是错误的。是错误的。（6）关键字）关键字关键字是关键字是Veril
48、og HDL预先定义的专用词。在预先定义的专用词。在IEEE标准标准Verilog HDL 1364-1995中规定了中规定了102个关键词，都采用小写形式。关键词有其特定和专有个关键词，都采用小写形式。关键词有其特定和专有的语法作用，用户不能再对它们做新的定义。的语法作用，用户不能再对它们做新的定义。现在学习的是第41页，共105页关键字关键字AlwaysandAssignattributeBeginBufBufif0Bufif1CaseCasexCasezCmosDeassignDefaultdefparamDisableedgeelseendendattributeendcaseendf
49、unctionendmoduleendprimitiveendspecifyendtableendtaskeventforforceforeverforkfunctionhighz0 highzlifinitialinoutinputintegerjoinlargemacromodulemediummodulenandnegedgenmosnornotnotif0 notifloroutputparameterpmosposedgeprimitivepull0pull1pulldownpulluprcmosrealrealtimeregreleaserepeat rtraniflscalare
50、dsignedsmallspecifyspecpramstrengthstrong0strong1supply0supply1tabletasktimetrantranif0tranif1 tritri0tri1triandtriortritegunsignedvectoredwaitwandweak0weak1whilewireworxnorxor 现在学习的是第42页，共105页 （7）变量）变量变量是在程序运行时其值可以改变的量。在变量是在程序运行时其值可以改变的量。在Verilog HDL中，变量分为网络型中，变量分为网络型（nets type）和寄存器型（）和寄存器型（registe