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1、EXIT第第 12 章可编程逻辑器件章可编程逻辑器件 PLD的发展及分类的发展及分类 PLD的可编程原理的可编程原理CPLD/FPGA的基本结构的基本结构CPLD/FPGA厂商及产品概述厂商及产品概述Altera主流主流CPLD/FPGA最小硬件系统设计最小硬件系统设计CPLD/FPGACPLD/FPGA的软件应用的软件应用是由编程来确定其逻辑功能的器件。是由编程来确定其逻辑功能的器件。Programmable Logical Device，简称，简称 PLD2021/9/171EXIT可编程逻辑器件的概念与特点可编程逻辑器件的概念与特点 逻辑电路的设计和测试均可在计算机上实现，设逻辑电路的设
2、计和测试均可在计算机上实现，设计成功的电路可方便地下载到计成功的电路可方便地下载到 PLD，因而研制周期短、，因而研制周期短、成本低、效率高，使产品能在极短时间内推出。成本低、效率高，使产品能在极短时间内推出。用用 PLD 实现的电路容易被修改。这种修改通过对实现的电路容易被修改。这种修改通过对 PLD 重新编程实现，可以不影响其外围电路。因此，其重新编程实现，可以不影响其外围电路。因此，其产品的维护、更新都很方便。产品的维护、更新都很方便。PLD 使硬件也能象软件一使硬件也能象软件一样实现升级，因而被认为是硬件革命。样实现升级，因而被认为是硬件革命。较复杂的数字系统能用较复杂的数字系统能用1
3、 1片或数片片或数片 PLD 实现，因而，实现，因而，应用应用 PLD 生产的产品轻小可靠。此外，生产的产品轻小可靠。此外，PLD 还具有硬件还具有硬件加密功能。加密功能。应用应用 PLD 设计电路时，需选择合适的软件工具。设计电路时，需选择合适的软件工具。2021/9/172EXIT可可编编程程逻逻辑辑器器件件是是指指可可以以通通过过软软件件手手段段更更改改、配配置置器器件件内内部部连连接接结结构构和和逻逻辑辑单单元元，完完成成既既定定设设计计功功能能的的数字集成电路。数字集成电路。当今主流的可编程逻辑器件主要分为当今主流的可编程逻辑器件主要分为复杂可编程逻复杂可编程逻辑器件（辑器件（CPL
4、D）和和现场可编程门阵列（现场可编程门阵列（FPGA）2大类。大类。12.1概述概述采用可编程逻辑器件，通过采用可编程逻辑器件，通过定义器件内部的逻辑和定义器件内部的逻辑和输入、输出引出端输入、输出引出端，将原来由，将原来由电路板设计完成的大电路板设计完成的大部分工作放在芯片设计中进行部分工作放在芯片设计中进行。大大。大大减轻了电路图减轻了电路图设计和电路板设计的工作量和难度设计和电路板设计的工作量和难度，从而，从而有效地增有效地增强了设计的灵活性，提高了工作效率强了设计的灵活性，提高了工作效率。2021/9/173EXIT可编程逻辑器件的开发流程可编程逻辑器件的开发流程 将设计下载将设计下载
5、到器件中到器件中 2021/9/174EXITPLDPLD器件的发展历程及分类器件的发展历程及分类按集成按集成度分类度分类2021/9/175EXITPLDPLD器件的分类（续）器件的分类（续）按阵列按阵列结构分结构分类类CPLD：基于乘积项结构，基本结构为基于乘积项结构，基本结构为“与与-或阵列或阵列”；FPGA：基于查找表结构，由简单的查基于查找表结构，由简单的查找表构成可编程门，再构成阵列形式找表构成可编程门，再构成阵列形式1熔丝（熔丝（Fuse）型器件：）型器件：2反熔丝（反熔丝（Anti-fuse）型器件）型器件 3EPROM型：紫外擦除电可编程型：紫外擦除电可编程 4EEPROM型
6、：电可擦写编程器件型：电可擦写编程器件 5SRAM型：采用型：采用SRAM查找表结构查找表结构 6Flash型：采用型：采用Flash工艺的反熔工艺的反熔丝型丝型 器件按编程按编程工艺分工艺分类类2021/9/176EXIT12.2简单简单PLD的可编程原理的可编程原理n数字系统都是由数字系统都是由基本门基本门来构成的来构成的n任何任何组合逻辑电路组合逻辑电路都可以用都可以用“与门与门-或门或门”二级电路实现；二级电路实现；n任何任何时序逻辑电路时序逻辑电路都可以由都可以由组合逻辑电路组合逻辑电路加上加上存储元件存储元件（触发器、锁存器构成）（触发器、锁存器构成）n人们由此提出人们由此提出乘积
7、项乘积项可编程电路结构，原理结构如下：可编程电路结构，原理结构如下：2021/9/177EXIT二、可编程逻辑器件的基本结构二、可编程逻辑器件的基本结构PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出1、电路符号表示、电路符号表示输入缓冲电路用输入缓冲电路用以产生输入变量的原以产生输入变量的原变量和反变量，并提变量和反变量，并提供足够的驱动能力。供足够的驱动能力。输入缓冲电路输入缓冲电路(a)一般画法一般画法 (b)PLD 中的习惯画法中的习惯画法(a)(b)AAAAAA2021/9/178EXI
8、T由由多多个个多多输输入入与与门门组组成成，用用以以产产生生输输入入变变量量的各乘积项。的各乘积项。例例如如 CABCCABBAW7=ABCABCW0=与阵列与阵列PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出2021/9/179EXITPLD 器件中连接的习惯画法器件中连接的习惯画法固定连接固定连接 可编程连接可编程连接 断开连接断开连接PLD 中与门和或门的习惯画法中与门和或门的习惯画法(a)(b)YCABCBAACBYYYCBA12021/9/1710EXIT由多个多输由多个多输入与门组成
9、，用入与门组成，用以产生输入变量以产生输入变量的各乘积项。的各乘积项。PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出CABCCABBAW7=ABCABCW0=与与阵阵列列的的PLD 习惯画法习惯画法2021/9/1711EXIT由图可得由图可得 Y1=ABC+ABC+ABC Y2=ABC+ABC Y3=ABC+ABC例例如如 ABCY3Y2Y1与阵列与阵列或阵列或阵列PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项
10、输输入入输输出出由多个多输由多个多输入或门组成，用入或门组成，用以产生或项，即以产生或项，即将输入的某些乘将输入的某些乘积项相加。积项相加。2021/9/1712EXIT 由由 PLD 结构可知，从输出端可得到输入变结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。再配以触发器，就可实现时序逻辑函数。PLD 的的 基基 本本 结结 构构 图图输输入入电电路路与与阵阵列列输输出出电电路路或或阵阵列列输输入入项项乘乘积积项项或或项项输输入入输输出出PLD 的的输输出出回回路路因因器器件件的的不不
11、同同而而有有所所不不同同，但但总体可分为总体可分为固定输出固定输出和和可组态输出可组态输出两大类。两大类。2021/9/1713EXIT2、PROM、PLA、PAL及及GALnPROM（可编程只读存储器）（可编程只读存储器）：只能用于组合电路可编程，不适于多只能用于组合电路可编程，不适于多输入变量的组合函数，浪费严重输入变量的组合函数，浪费严重nPLA（可编程逻辑阵列）：可编程逻辑阵列）：与、或阵列均可编程，利用率高，需要逻与、或阵列均可编程，利用率高，需要逻辑函数的最简与或表达式，公共与项难利用，软件算法较复杂。辑函数的最简与或表达式，公共与项难利用，软件算法较复杂。nPAL（可编程阵列逻辑
12、（可编程阵列逻辑）：）：是是PLA的改进型与阵列可编程，或阵列固的改进型与阵列可编程，或阵列固定，定，IO结构不通用，不同的用途种类繁多，熔丝工艺，一次编程结构不通用，不同的用途种类繁多，熔丝工艺，一次编程nGAL（通用阵列逻辑）：（通用阵列逻辑）：EEPROM工艺，改进了工艺，改进了IO结构，增加了输出结构，增加了输出逻辑宏单元（逻辑宏单元（OLMC，Output Macro Cell），通用性好），通用性好(a)PROM表示的阵列图表示的阵列图(b)PLA(c)PAL2021/9/1714EXIT类型类型与阵列与阵列 或阵列或阵列 输出电路输出电路PROM(即可编程即可编程 ROM)固固
13、定定可编程可编程固固 定定PLA(即即 ProgrammableLogic Array，可编程逻辑阵列，可编程逻辑阵列)可编程可编程 可编程可编程固定固定PAL(即即 ProgrammableArray Logic，可编程阵列逻辑，可编程阵列逻辑)可编程可编程固固 定定固固 定定GAL(即即Genetic Array Logic，通用阵列逻辑通用阵列逻辑)可编程可编程固固 定定可组态可组态 PROM、PAL 和和 GAL 只有一种阵列可编程，只有一种阵列可编程，称为半场可编程逻辑器件，称为半场可编程逻辑器件，PLA 的与阵列和或阵的与阵列和或阵列均可编程，称为全场可编程逻辑器件。列均可编程，称
14、为全场可编程逻辑器件。目前多用目前多用 GAL。因为。因为 GAL 可重复编程、工作速度高、可重复编程、工作速度高、价格低、具有强大的编程工具和软件支撑，并且用可编程的价格低、具有强大的编程工具和软件支撑，并且用可编程的输出逻辑宏单元取代了固定输出电路，因而功能更强。输出逻辑宏单元取代了固定输出电路，因而功能更强。2021/9/1715EXITPROMPLAPALGAL中文名称中文名称可可编编程只程只读读存存储储器器可可编编程程逻辑阵逻辑阵列列可可编编程程阵阵列列逻辑逻辑通用通用阵阵列列逻辑逻辑结结构特征构特征与与阵阵列固定列固定或或阵阵列可列可编编程程与、或与、或阵阵列都可列都可编编程程与与
15、阵阵列可列可编编程程或或阵阵列固定列固定改改进进了了PAL的的I/O,通用性好通用性好主要主要应应用用组组合合逻辑电逻辑电路路组组合合逻辑电逻辑电路路组组合、合、时时序序电电路，路，IO通用性差通用性差组组合、合、时时序序逻辑逻辑电电路，路，优优点点“与与-或式或式”表达的函表达的函数易数易实现实现阵阵列利用率高列利用率高允允许许反反馈馈及互及互连连，便于便于实现实现多多个乘个乘积项积项。先先进进的的OLMC单单元，元，逻辑电逻辑电路路设计设计灵活，灵活，可多次重复可多次重复编编程。程。缺点缺点阵阵列利用率低，不列利用率低，不适合适合编编程表达多程表达多输输入入变变量的量的组组合合电电路函数，
16、只能路函数，只能一次一次编编程。程。软软件算法复件算法复杂杂，器件工作速器件工作速度低，只能度低，只能一次一次编编程。程。不同功能不同功能电电路，路，要采用不同要采用不同I/O结结构的构的PAL，只能，只能一次一次编编程。程。相比于复相比于复杂杂PLD，单单元容量元容量小，不易小，不易实实现现大大规规模模逻逻辑电辑电路。路。2021/9/1716EXITn随着微电子设计技术与微电子工艺的发展，可编程随着微电子设计技术与微电子工艺的发展，可编程逻辑器件已发展迅速；逻辑器件已发展迅速；n早期的早期的PROMPROM只能存储少量数据，完成简单逻辑功能；只能存储少量数据，完成简单逻辑功能；n中期的中期
17、的PALPAL、GALGAL等等能完成中大规模的数字逻辑功能；能完成中大规模的数字逻辑功能；n当今的当今的复杂可编程逻辑器件（复杂可编程逻辑器件（CPLDCPLD）及）及现场可编程现场可编程门阵列（门阵列（FPGAFPGA）可以完成超大规模的复杂组合逻辑可以完成超大规模的复杂组合逻辑与时序逻辑；与时序逻辑；n目前，在目前，在FPGAFPGA上已可集成中央处理器上已可集成中央处理器（CPUCPU）或数或数字处理器字处理器（DSPDSP）内核，为实现片上可编程系统内核，为实现片上可编程系统（SOPCSOPC，System OnProgrammable ChipSystem OnProgrammab
18、le Chip）提供了强）提供了强大的硬件支持大的硬件支持。12.3CPLD与与FPGA的基本结构的基本结构2021/9/1717EXITnCPLD:CPLD:复杂可编程逻辑器件复杂可编程逻辑器件（Complex Programmable Logic DeviceComplex Programmable Logic Device）CPLDCPLD是在是在PALPAL、GALGAL基础上发展起来的，采用基础上发展起来的，采用EEPROMEEPROM工艺，工艺，实现的逻辑功能比实现的逻辑功能比PALPAL、GALGAL有了大幅度的提升；有了大幅度的提升；CPLDCPLD一般可以完成设计中较复杂、较
19、高速度的逻辑功能，一般可以完成设计中较复杂、较高速度的逻辑功能，如接口转换、总线控制等。如接口转换、总线控制等。nFPGA:FPGA:现场可编程门阵列现场可编程门阵列（Field Programmable Gate ArrayField Programmable Gate Array）FPGAFPGA是在是在CPLDCPLD的基础上发展起来的，是一种新型高性能的基础上发展起来的，是一种新型高性能可编程逻辑器件。可编程逻辑器件。FPGAFPGA采用采用SRAMSRAM工艺，集成度很高，器件密度从数万系统工艺，集成度很高，器件密度从数万系统门到数千万系统门不等；门到数千万系统门不等；FPGAFPG
20、A可以完成极其复杂的时序与组合逻辑电路功能，适可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域，如数用于高速、高密度的高端数字逻辑电路设计领域，如数字信号处理、高速数据采集等。字信号处理、高速数据采集等。12.3CPLD与与FPGA2021/9/1718EXITCPLDCPLD的结构相对比较简单，基本都由的结构相对比较简单，基本都由可编程可编程I/OI/O单元、基本逻辑单元、布线池单元、基本逻辑单元、布线池和其它辅助功能模和其它辅助功能模块构成块构成 。1、CPLD的基本结构的基本结构基于乘积项基于乘积项2021/9/1719EXITn可编程可编程I/OI
21、/O单元单元 可编程可编程I/OI/O单元用来完成不同电气特性下对输入输出信单元用来完成不同电气特性下对输入输出信号的驱动与匹配。与号的驱动与匹配。与FPGAFPGA相比，相比，CPLDCPLD的可编程的可编程I/OI/O的性能的性能和复杂度都较低。和复杂度都较低。n基本逻辑单元基本逻辑单元 基本逻辑单元基本逻辑单元是是CPLDCPLD的的主体主体，通过不同的配置，通过不同的配置，CPLDCPLD的基的基本逻辑单元可以完成不同类型的逻辑功能。本逻辑单元可以完成不同类型的逻辑功能。MCMC的本质是有的本质是有一些与、或阵列加上触发器构成的；一些与、或阵列加上触发器构成的；CPLDCPLD广泛采用
22、的乘积项代表了广泛采用的乘积项代表了MCMC中与阵列的输出，其数量中与阵列的输出，其数量标志了标志了CPLDCPLD的容量；的容量；乘积项阵列实际上就是一个乘积项阵列实际上就是一个“与或与或”阵列，每一个交叉阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现点都是一个可编程熔丝，如果导通就是实现“与与”逻辑，逻辑，在在“与与”阵列后一般还有一个阵列后一般还有一个“或或”阵列，用以完成最小阵列，用以完成最小逻辑表达式中的逻辑表达式中的“或或”关系。关系。“与或与或”阵列配合工作，完阵列配合工作，完成复杂的组合逻辑功能。成复杂的组合逻辑功能。2021/9/1720EXITn布线池、布线矩阵布线
23、池、布线矩阵 CPLDCPLD由于结构较简单，其布线资源相对有限，一般采用集由于结构较简单，其布线资源相对有限，一般采用集中式布线池结构中式布线池结构 ；布线池本质上就是一个开关矩阵，通过打结点可以完成不布线池本质上就是一个开关矩阵，通过打结点可以完成不同同MCMC的输入与输出项之间的连接的输入与输出项之间的连接 ；由于由于CPLDCPLD的布线池结构固定，所以的布线池结构固定，所以CPLDCPLD的输入管脚到输出的输入管脚到输出管脚的标准延时固定，被称为管脚的标准延时固定，被称为Pin to PinPin to Pin延时延时，用，用TpdTpd表表示，示，Pin to PinPin to
24、Pin延时反应了延时反应了CPLDCPLD器件可以实现的最高频率，器件可以实现的最高频率，也就清晰地标明了也就清晰地标明了CPLDCPLD器件的速度等级。器件的速度等级。n辅助功能模块辅助功能模块 CPLDCPLD中还有一些其他的辅助功能模块，如中还有一些其他的辅助功能模块，如JTAGJTAG（IEEE IEEE 15321532、IEEE 1149.1IEEE 1149.1）编程模块，一些全局时钟、全局使）编程模块，一些全局时钟、全局使能、全局复位能、全局复位/置位单元等。置位单元等。2021/9/1721EXITFPGAFPGA的基本结构都是基于的基本结构都是基于查找表查找表加加寄存器寄存
25、器结构的。结构的。不同厂商的不同厂商的FPGAFPGA的基本构架都可简化为的基本构架都可简化为6 6个部分，分别为个部分，分别为可编可编程输入程输入/输出单元、基本可编程逻辑单元、嵌入式输出单元、基本可编程逻辑单元、嵌入式RAMRAM、丰富、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核的布线资源、底层嵌入功能单元和内嵌专用硬核等。等。2、FPGA的基本结构的基本结构2021/9/1722EXITn可编程可编程I/OI/O单元单元 输入输入/输出（输出（Input/OutputInput/Output）单元简称）单元简称I/OI/O单元，它们是芯单元，它们是芯片与外界电路的接口部分。片与外界电
26、路的接口部分。n基本可编程逻辑单元基本可编程逻辑单元 基本可编程逻辑单元是可编程逻辑的主体，通过改变其基本可编程逻辑单元是可编程逻辑的主体，通过改变其内部连接与配置来不同的逻辑功能；内部连接与配置来不同的逻辑功能；FPGAFPGA一般基于一般基于SRAMSRAM工艺的，其基本可编程逻辑单元几乎都工艺的，其基本可编程逻辑单元几乎都是由查找表（是由查找表（LUTLUT，Look Up TableLook Up Table）和寄存器）和寄存器（RegisterRegister）组成的；）组成的；查找表一般完成纯组合逻辑功能，查找表一般完成纯组合逻辑功能，FPGAFPGA内部查找表一般为内部查找表一般
27、为4 4输入；输入；在应用设计中进行器件选型时，一个基本的原则就是根据在应用设计中进行器件选型时，一个基本的原则就是根据底层配置单元的底层配置单元的LUTLUT和和RegisterRegister比率来对器件规模进行估比率来对器件规模进行估算，从而选择合适的器件。算，从而选择合适的器件。2021/9/1723EXITn嵌入式块嵌入式块RAM RAM FPGAFPGA内部一般都包含嵌入式块内部一般都包含嵌入式块RAMRAM单元，实现单元，实现RAMRAM、ROMROM、CAMCAM、FIFOFIFO等存储结构。等存储结构。n丰富的布线资源丰富的布线资源 布线资源是布线资源是FPGA内部各单元的连
28、接纽带，连线的长度和内部各单元的连接纽带，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度工艺决定着信号在连线上的驱动能力和传输速度n底层嵌入功能单元底层嵌入功能单元 为了满足一定的要求，为了满足一定的要求，FPGA开始嵌入如开始嵌入如PLL（Phase Locked Loop，锁相环）、，锁相环）、DLL（Digital Delay Lock，数字延时锁定回路）、数字延时锁定回路）、DSP（Digital Signal Prossor，数字信号处理器）、数字信号处理器）、CPU（Central Processing Unit，中央处理器）等。中央处理器）等。不是所有的不是所有的FPGA
29、都含有底层嵌入功能单元，为了满足不都含有底层嵌入功能单元，为了满足不同场合的需求，加之随着同场合的需求，加之随着FPGA的发展，的发展，FPGA开始嵌入开始嵌入越来越多的嵌入功能单元模块越来越多的嵌入功能单元模块 2021/9/1724EXITCPLD与与FPGA的区别的区别nCPLD：基于乘积项结构，基本结构为基于乘积项结构，基本结构为“与与-或阵列或阵列”；nFPGA：基于查找表结构，由简单的查找表构成可编程门，再基于查找表结构，由简单的查找表构成可编程门，再构成阵列形式构成阵列形式（FPGA数据掉电后丢失，数据掉电后丢失，CPLD掉电保持）掉电保持）CPLDFPGA内部结构内部结构Pro
30、duct-termLook-up Table程序存储程序存储内部内部EEPROMSRAM，外挂，外挂EEPROM资源类型资源类型组合电路资源丰富组合电路资源丰富触发器资源丰富触发器资源丰富集成度集成度低（几十低（几十-数万门级）数万门级）高（百万门级）高（百万门级）使用场合使用场合完成逻辑控制完成逻辑控制完成比较复杂的算法完成比较复杂的算法速度速度慢慢快快其他资源其他资源EEPROMEAB，锁相环，锁相环保密性保密性可加密可加密一般不能加密一般不能加密2021/9/1725EXIT12.4 FPGA/CPLD厂商及产品概述厂商及产品概述nALtera：高性能、高高性能、高集成度、高性价比，集成
31、度、高性价比，开发工具软件丰富，开发工具软件丰富，且提供免费使用版本；且提供免费使用版本；nXilinx：追求高集成追求高集成度、高速度、低价格、度、高速度、低价格、低功耗设计低功耗设计nLattice:CPLD的开拓的开拓者，首创者，首创PLD及及ISP技术技术nActel：加密性好，产加密性好，产品广泛应用于航空航品广泛应用于航空航天、军事领域。天、军事领域。这些厂商生产的这些厂商生产的FPGA/CPLD FPGA/CPLD 系列产品系列产品型号众多，功能齐全型号众多，功能齐全关于厂商各产品门类系列，可自行阅关于厂商各产品门类系列，可自行阅读了解。读了解。2021/9/1726EXITn器
32、件的资源器件的资源Altera、Xilinx：数千门：数千门数百万门；数百万门；Lattice：数万门以下：数万门以下资源占用以仿真的结果为准，并应留有适当的余量（资源占用以仿真的结果为准，并应留有适当的余量（20%）n芯片速度：芯片速度：芯片速度越高，其对微小毛刺信号的反应越灵敏，系芯片速度越高，其对微小毛刺信号的反应越灵敏，系统的稳定性越差统的稳定性越差 n器件功耗：器件功耗：工作电压越高功耗越大工作电压越高功耗越大（5V,3.3V,2.5V,1.8V等）等）CPLDFPGA逻辑密集型逻辑密集型数据密集型数据密集型中小规模（中小规模（100050000）大规模设计（大规模设计（5000数百
33、万门）数百万门）免费软件支持免费软件支持SoC设计设计编程数据不丢失，电路简单编程数据不丢失，电路简单ASIC的设计仿真的设计仿真ISP特性，编程加密特性，编程加密布线灵活，但时序特性不稳定布线灵活，但时序特性不稳定布线延迟固定，时序特性稳定布线延迟固定，时序特性稳定需专用的需专用的ROM进行数据配置进行数据配置CPLD与与FPGA的区别及应用选型的区别及应用选型2021/9/1727EXIT12.5 FPGA/CPLD最小系统电路硬件设计最小系统电路硬件设计CPLD/FPGACPLD/FPGA最最小小系系统统是是可可以以使使CPLD/FPGACPLD/FPGA正正常常工工作作的的最最简简单单
34、的系统；的系统；外外围围电电路路尽尽量量精精简简，只只包包括括CPLD/FPGACPLD/FPGA必必要要的的电电源源电电路路、下下载载/配配置置电电路路、时时钟钟电电路路、I/OI/O接接口口电电路路等等。设设计计时时需需要要考考虑虑CPLD/FPGACPLD/FPGA芯芯片片的的用用户户I/OI/O引引脚脚、下下载载/配配置置引引脚脚、电电源源引引脚脚、时钟引脚以及特殊引脚的接法。时钟引脚以及特殊引脚的接法。本本小小节节内内容容旨旨在在为为电电子子制制作作爱爱好好者者自自行行设设计计制制作作FPGA/CPLDFPGA/CPLD系统电路提供电路参考。系统电路提供电路参考。2021/9/172
35、8EXITCPLD最小系统样例最小系统样例2021/9/1729EXITFPGA最小系统样例最小系统样例nFPGA最小系统比最小系统比CPLD要复杂许多要复杂许多n下载接口电路下载接口电路2021/9/1730EXITFPGA最小系统样例最小系统样例只有基本下载接口及引出只有基本下载接口及引出IO的的FPGA小系统板小系统板FPGA主芯片主芯片FPGA主芯片主芯片的特性参见的特性参见教材教材P397表表12-4下载下载/配置配置接口接口外引外引IO，用户自行用户自行连接外部连接外部电路使用电路使用2021/9/1731EXIT全功能全功能FPGA开发板样图开发板样图2021/9/1732EXI
36、TFPGA/CPLD下载电缆下载电缆 ByteBlasteMV并口下载电缆并口下载电缆USB-Blaster下载电缆下载电缆2021/9/1733EXITUSB-Blaster下载电缆电路（下载电缆电路（USB接口部分）接口部分）2021/9/1734EXITUSB-Blaster下载电缆电路（接口时序转换部分）下载电缆电路（接口时序转换部分）强调：自制时，该电路的两个芯片需要加载特定代码强调：自制时，该电路的两个芯片需要加载特定代码2021/9/1735EXIT实践训练n用用SPWM调制的原理，设计实现正弦波发生器；调制的原理，设计实现正弦波发生器；n在在QuartusII环境下，完成下列设计框图；环境下，完成下列设计框图；n数值比较器的输出经数值比较器的输出经LC低通滤波及可直接产生正低通滤波及可直接产生正弦波弦波2021/9/1736