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1、第9章 存储器及其接口本讲稿第一页，共三十八页本章学习重点 掌握SRAM和DRAM的基本组成和工作原理 依据三总线原则，学习构成M接口及其方法本讲稿第二页，共三十八页9-1 存储器的种类，特性和结构一 分类 按元件组成：半导体M，磁性材料存储器（磁芯），激光存储器 按工作性质：内存储器：速度快，容量小（64K512Mbyte）外存储器：速度慢，容量大（20MB80GB）本讲稿第三页，共三十八页RAMSRAM 静态DRAM 动态IRAM 集成动态ROM掩膜 ROMPROM 可编程EPROM 可改写E PROM 可电擦除2二、半导体存储分类本讲稿第四页，共三十八页三、内存储器性能指标1.容量指M可
2、容纳的二进制信息量，总位数。总位数=字数字长 bit，byte，word2.存取速度 内存储器从接受地址码，寻找内存单元开始，到它 取出或存入数据为止所需的时间。T T 越小，计算机内存工作速度愈高，半导体M存储 时间为 几十ns几百ns ns=mus3.功耗 维持功耗 操作功耗 CMOS NMOS TTL ECL （低功耗.集成度高）（高速.昂贵.功耗高）AA本讲稿第五页，共三十八页4、可靠性 平均故障间隔时间 MTBF（Mean Time Between Failures）越长，可靠性越高.跟抗电磁场和温度变化的能力有关.5.集成度 位/片 1K位/片1M位/片 在一块芯片上能集成多少个基
3、本存储电路 （即一个二进制位）本讲稿第六页，共三十八页C P U时序/控制存储体地址译码器读写驱动MARMDR控制信号内存储器三总线结构.简述一次读M过程四、存储器的基本结构本讲稿第七页，共三十八页9-2 随机存储器 RAM 或读写存储器一.基本组成结构 地址译码器A0A1存 储矩 阵三态双向缓冲D0D1控制逻辑R/W本讲稿第八页，共三十八页1.存储矩阵 寄存二进制信息的基本存储单元的集合体，为便于读写。基本存储单元都排列成一定的阵列，且进行编址。分为两种：N1位结构：常用较大容量的SRAM，DRAM N4 N8字结构：常用较小容量的静态SRAM2.地址译码器它接收来自CPU的地址信号，产生地
4、址译码信号。选中存储矩阵中某一个或几个基本存储单元进行读/写操作两种编址方式：单译码编址方式.双译码编址方式（字结构M）（复合译码）本讲稿第九页，共三十八页存储容量：地 址 译 码 器0,00,315,015,3三 态 缓 冲 器字线0位线0位线3.4=16 4位地址选择线:=16根R/字线15本讲稿第十页，共三十八页位结构（复合译码）双译码行地址译码器0,00,1515,015,15列地址译码器I/ON 1结构 存储容量 位位地址选择线 16+16=32若用字结构根优点（与单译码相比)(1)减少地址选择线数目 （2）减少芯片内地址译码门电路本讲稿第十一页，共三十八页3.M控制电路 接收CPU
5、或外部电路的控制信号，经过组合变换后，对存矩阵，地址译码器和三态双向缓冲器进行协调控制。（Chip Select);(Chip Enable)(Output Enable);(Output Disable）（Read/White);(White Enable)4.三态双向缓冲器 因为M与CPU由DB相连当 时，进行 操作无 时，呈高阻态，完全与DB隔离。二.静态存储器 SRAM(Static RAM)由半导体双稳态触发器存储一位二进制信息1.基本存储单元WE本讲稿第十二页，共三十八页以NMOS六管双稳电路 .负载管 .选通管读写过程：读出：字选线 W=1 位线输出D=或1非破坏性的 写入：写入
6、数据 或1位线，W=1，写入bit 维持状态：W=.D或 上为高阻态。字线 W位线位线bit 本讲稿第十三页，共三十八页2.八位字（单译码字结构）M(1)结构bitbit地址译码驱动电路读出缓冲器写入缓冲器RD本讲稿第十四页，共三十八页(2)工作过程：读出：地址 产生字选线 某时刻只能选通一个字 RD=1,8个存储单元内容 数据线 写入：数据 数据线 WE=1,地址 送去译码选字 ，写入数据.MWE RD本讲稿第十五页，共三十八页译码驱动256x4bit(3)芯片举例 INTEL 2112 256X4位2112本讲稿第十六页，共三十八页 读出：c p u的 INTEL2112 =1 =1，c
7、p u的 写入：c p u的 INTEL2112 c p u 的数据 INTEL2112的 =1，=0,写入数据 维持时 CE=0.(4)字结构M的特点：结构简单 容量小3.双译码结构（复合译码）(1)基本存储单元六管I/OA 190A 190本讲稿第十七页，共三十八页(2)结构(3)读写过程(同前面 单译码结构)译码驱动I/OY 译 码 驱 动X本讲稿第十八页，共三十八页(4)芯片举例 INTEL 2114 1K4位 工作过程：读 =0，=1 写 =0,=0 维持时 =1，呈高阻行地址译码驱动1024X4 bit数据I/O列选择（结构框图）问题：问题：4位如何处理？位如何处理？解决办法：解决
8、办法：4片叠合片叠合（引脚图）本讲稿第十九页，共三十八页三.动态RAM DRAM（Dynamic RAM）1.基本动态存储单元 原理：利用MOS管的栅极对其衬底间 的分布电容来保存信息。以存储在 上的电荷的多少，即 电容 端电压的高低来表示1与 0工作原理：（过程）写入：数据 位线，预充电 1 字线 导通.位线信息 若位线=1，充电过程 =高电平 若位线=0，放电过程 =低电平分布电容杂散电容，很小本讲稿第二十页，共三十八页读出：1 位线 预充电 =1 字线 导通读0：若 =0.分压 在位线上得到读1：若 =1.分压 在位线上得到故得到两种状态1和0，a.1,0两种状态电位差只有几百m v，必
9、须经过灵敏的读出放大器 放大来识别。b.同时，破环性读出。再生：(破坏性读出)重写，将读出信号重新写回。由数据寄存器 和控制电路在内部完成。刷新：(泄漏)虽然 在 截止时，无放电回路，且MOS管输入 阻抗很高，但仍有泄漏电流。很小，2ms内时间保存。周期性对所有存储单元进行刷新，由cpu控制地址及时间。本讲稿第二十一页，共三十八页2.芯片举例 INTEL 2164 64K 1 bit 16条地址线 框图 (引脚图)逻辑符号 工作原理：采用行、列单独送地址 用8位地址引脚8位地址锁存器64kX1存储矩阵译码电路I/O控制行列时钟缓冲本讲稿第二十二页，共三十八页组成：64K 1bit 由4个128
10、 128的阵列组成 用 和 来选择四个阵列中的一个 在刷新时，给出一个行地址 就可以同时对4个阵列中的同一行，行4 128=512单元刷新。列 Column 行Row行地址列地址行地址锁存器列地址锁存器本讲稿第二十三页，共三十八页9-3 RAM与CPU的连接一.接口连接时的注意问题因为：微型机中，CPU对M读/写操作过程：(1)AB送出地址信号 (2)发出相应的读/写信号 (3)在DB上交换(传送)信息(数据)所以：RAM与CPU连接构成M时，主要有以下三部分工作：AB连接 DB连接 CB连接.1.CPU总线的负载能力 CPU在设计时，一般输出线的直流负载能力为一个TTL负载，8个MOS负载，
11、当构成稍大系统时要用缓冲器(集电极开路或三态缓冲 如8126/8226)进行驱动。2.CPU时续与M芯片存储速度之间的时间配合.因为CPU的内存读/写时序固定，由此决定了对存储器芯片的速度要求。一般的，因M比CPU快，考虑加等待信号 。插入等待周期。本讲稿第二十四页，共三十八页3.存储器地址分配及片选问题 如何分配地址，选芯片，如何产生片选信号。4.控制信号的正确使用和连接 协调CPU与M之间正常工作：二.8086-CPU与SRAM 2114的连接 设在某系统中要构成2K 8位 M(2114，1K 4位)1.线选法 内存系统区用户区本讲稿第二十五页，共三十八页 直接连接芯片2114的 组内地址
12、 对两组2114进行组选 =0，=0，选中第一组 =1，=0，选中第二组 同样，也可用 中的一根某几根作为组外地址选择线最小方式系统本讲稿第二十六页，共三十八页线选法的地址分配：0 0 0 0 0 0 0 0 0 第一组 有效 1 1 1 1 1 0 1 1 1 0 0 0 0 0 1 0 0 0 第二组 有效 1 1 1 1 1 1 1 1 1故 在64k地址空间中第一组 =0 0000011111 =32第二组 =1 0000011111 =32地址重叠：高位 -共有32个重叠区.2K2K2K32个本讲稿第二十七页，共三十八页 问题：当组越来越多时，这种方法不适用？2.译码法三八译码器 7
13、4LS138 000000 (0000H03FFH)000001 (0400H07FFH)G C B A 0 0 1 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 1 1 1本讲稿第二十八页，共三十八页地址分配 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000H 0 0 0 1 1 1 1 1 1 1 1 1 1 03FFH 0 0 1 0 0 0 0 0 0 0 0 0 0 0400H 0 0 1 1 1 1 1 1 1 1 1 1 1 07FFH 译码法构成M接口 (全译码)(方法一)见下页 .本讲稿第二十九页，共三十八页 只用16根 进行译码时，00
14、00H03FFH 04FFH07FFH 因此地址唯一最小方式系统本讲稿第三十页，共三十八页（方法2）（部分译码）最小方式系统本讲稿第三十一页，共三十八页三.8086最小方式系统与SRAM的接口 (6116芯片构成2K 16bit的存储器接口)1.6116芯片 功 能 0 0 1 0 1 0 1 X X 写入数据 读出数据 无效本讲稿第三十二页，共三十八页地址锁存器总线收发器 =0.偶字节库 =0.奇字节库10 1 读内存1 1 0 写内存0 X X 访问 A0BHE本讲稿第三十三页，共三十八页四.小结(线选及地址分配)（1）线选法中有地址重叠问题.低位地址直接跟芯内地址线相连.内部全译码。高位
15、1根或几根线选组外地址选择线。更高位的地址线任意组合都可选中这些M单元。（2）译码法(全译码 局部译码)全译码 地址唯一 常用译码器 2-4.3-8.4-16.6-64等。可根据具体要求选用。（3）更进一步（自己分配地址空间）如 用2114构成8K RAM.地址从4000H 5FFFH问：如何选芯片？如何译码？如何连接？（4）当构成大系时，采用多级译码.四一十六译码 选择16个模块之一。构成64K 译码本讲稿第三十四页，共三十八页五.8086-CPU与DRAM 2164的连接工作原理：刷新计数器提供刷新的行地址，在指向执行的空闲节拍中对所有存储单元按行在生。作为行地址 作为列地址刷新地址 与行
16、地址 在刷新多路转换器(多路开关)的控制下，分时送出刷新地址和行地址。刷新计数器刷新多路转换器行/列转换器刷新时钟刷新控制多路控制本讲稿第三十五页，共三十八页行/列转换器按多路控制信号输出行地址或列地址。结合 和 选通信号分别送往行地址锁存器和列地址锁存器。在 信号作用下，对所搜寻的存储单元实现读/写操作。9-4 ROM(Read Only Memory)只读存储器.固定存储(Fixed Memory)或永久存储器(Permanent memory)有MROM PROM EPROM EEPROM一.ROM基本结构地址译码器存储矩阵NM输出缓冲器本讲稿第三十六页，共三十八页1.字结构(译码)4X4 MOS ROM图2.复合结构 N 1位字地址译码器字线1 0110字线4 0000字线3 1010字线2 0101行译码器 16X1列译码器 数据输出片选用8片N 1位PROM 构成N 8 bit的存储器D30本讲稿第三十七页，共三十八页二.ROM与CPU的连接 2716 2K 8bit 128 16位 128 128=128 16位 8位具体连接和RAM相同（不能写，只能读）双译码返回本章首页本讲稿第三十八页，共三十八页