《数字系统设计实例》PPT课件.ppt-淘文阁

资源描述

《《数字系统设计实例》PPT课件.ppt》由会员分享，可在线阅读，更多相关《《数字系统设计实例》PPT课件.ppt（170页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。

1、第第7 7章章数字系统设计实例数字系统设计实例第第7章章数字系统设计实例数字系统设计实例 7.1 半整数分频器的设计半整数分频器的设计 7.2 音乐发生器音乐发生器 7.3 2FSK/2PSK信号产生器信号产生器7.4 实用多功能电子表实用多功能电子表 7.5 交通灯控制器交通灯控制器 7.6 数字频率计数字频率计习题习题第第7 7章章数字系统设计实例数字系统设计实例 7.1 半整数分频器的设计半整数分频器的设计在数字系统设计中，分频器是一种基本电路。分频器的实现非常简单，可采用标准的计数器，也可采用可编程逻辑器件来实现一个整数分频器。分频器通常用来对某个给定频率进行分频，得到所

2、需的频率。在某些场合下，用户所需要的频率与频率时钟源不是整数倍关系，此时可采用小数分频器进行分频。第第7 7章章数字系统设计实例数字系统设计实例 7.1.1小数分频的基本原理设有一个5MHz的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5，因此整数分频器将不能胜任。采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。第

3、第7 7章章数字系统设计实例数字系统设计实例小数分频的基本原理为脉冲吞吐计数法：设计两个不同分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数，从而获得所需的小数分频值。例如设计一个分频系数为10.1的分频器，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为第第7 7章章数字系统设计实例数字系统设计实例从这种实现方法的特点可以看出，由于分频器的分频值在不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，使输出为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。第第7 7章章数字系统设计实例数字系统设计实例

4、7.1.2电路组成设需要设计一个分频系数为的分频器，其电路可由一个模N计数器、一个二分频器和一个异或门组成，如图7-1所示。在实现时，模N计数器可设计成带预置的计数器，这样就可以实现任意分频系数为的分频器。第第7 7章章数字系统设计实例数字系统设计实例图7-1通用半整数分频器第第7 7章章数字系统设计实例数字系统设计实例 7.1.3VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdeccountISPORT(inclk:INSTD_LOGIC;-时钟源preset:INST

5、D_LOGIC_VECTOR(3DOWNTO0);-预置分频值N第第7 7章章数字系统设计实例数字系统设计实例 outclk1:OUTSTD_LOGIC;outclk2:BUFFERSTD_LOGIC-输出时钟);ENDdeccount;ARCHITECTUREdeccount_archOFdeccountISSIGNALclk,divide2:STD_LOGIC;SIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);第第7 7章章数字系统设计实例数字系统设计实例 BEGINclk=inclkXORdivide2;-inclk与divide2异或后作为模N计数器的时

6、钟outclk1=inclk;PROCESS(clk)BEGINIF(clkeventANDclk=1)THENIF(count=0000)THEN第第7 7章章数字系统设计实例数字系统设计实例 count=preset-1;-置整数分频值Noutclk2=1;ELSEcount=count-1;-模N计数器减法计数outclk2=0;ENDIF;ENDIF;ENDPROCESS;PROCESS(outclk2)第第7 7章章数字系统设计实例数字系统设计实例 BEGINIF(outclk2eventANDoutclk2=1)THENdivide2=NOTdivide2;-输出时钟二分频EN

7、DIF;ENDPROCESS;ENDdeccount_arch;第第7 7章章数字系统设计实例数字系统设计实例图7-2半整数分频器外部接口第第7 7章章数字系统设计实例数字系统设计实例以上程序实现对时钟源inclk进行分频系数为的分频，得到输出频率outclk2。preset输入端口是预置分频值N，本例中preset设为4位宽的位矢量，也即分频系数为16以内的半整数值。若分频系数大于16，需同时增大preset和count的位宽，两者的位宽则要求始终一致。本设计的外部接口如图7-2所示，程序中设置outclk1是为了方便观察输入信号的波形,以与输出信号outclk2比较。第第7 7章章

8、数字系统设计实例数字系统设计实例 7.1.4仿真结果上述半整数分频器的仿真波形如图7-3所示。第第7 7章章数字系统设计实例数字系统设计实例图7-3半整数分频器仿真波形图第第7 7章章数字系统设计实例数字系统设计实例 7.1.5下载验证锁定引脚时将inclk连至CLK1，preset连至K0K3，outclk1连至TESTOUT1(测试1脚)，outclk2连至TESTOUT2(测试2脚)，综合适配后将配置数据下载入EDA实验平台(技术资料详见附录)的FPGA中(有关CLK1等引脚在FPGA芯片引脚中的序号,请参见附录的附图1)，通过改变K0K3状态观察测试1脚和测试2脚上的波形，测试

9、结果与仿真结果一致。第第7 7章章数字系统设计实例数字系统设计实例 7.2 音音乐乐发发生生器器本设计利用可编程逻辑器件配以一个小扬声器设计了一个音乐发生器，其结构如图7-4所示。本例产生的音乐选自“梁祝”片段。第第7 7章章数字系统设计实例数字系统设计实例图7-4音乐产生器原理框图第第7 7章章数字系统设计实例数字系统设计实例 7.2.1音名与频率的关系音乐的十二平均率规定：每两个八度音(如简谱中的中音1与高音1)之间的频率相差一倍。在两个八度音之间，又可分为十二个半音，每两个半音的频率比为。另外，音名A(简谱中的低音6)的频率为440Hz，音名B到C之间、E到F之间为半音，

10、其余为全音。由此可以计算出简谱中从低音1至高音1之间每个音名的频率如表7-1所示。第第7 7章章数字系统设计实例数字系统设计实例表7-1简谱中的音名与频率的关系音名频率/Hz音名频率/Hz音名频率/Hz低音1261.63中音1523.25高音11046.50低音2293.67中音2587.33高音21174.66低音3329.63中音3659.25高音31318.51低音4349.23中音4698.46高音41396.92低音5391.99中音5783.99高音51567.98低音6440中音6880高音61760低音7493.88中音7987.76高音71975.52第第7 7章章数字

11、系统设计实例数字系统设计实例由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若基准频率过低，则由于分频系数过小，四舍五入取整后的误差较大。若基准频率过高，虽然误码差变小，但分频结构将变大。实际的设计应综合考虑两方面的因素，在尽量减小频率误差的前提下取合适的基准频率。本例中选取4MHz的基准频率。若无4MHz的时钟频率，则可以先分频得到4MHz或换一个新的基准频率。实际上，只要各个音名间的相对频率关系不变，C作1与D作1演奏出的音乐听起来都不会“走调”。第第7 7章章数字系统设计实例数字系统设计实例本例需要演奏的是“梁祝”片段，此片段内各音阶频率及相应

12、的分频比如表7-2所示。为了减小输出的偶次谐波分量，最后输出到扬声器的波形应为对称方波，因此在到达扬声器之前，有一个二分频的分频器。表7-2中的分频比就是从4MHz频率二分频得到的2MHz频率基础上计算得出的。第第7 7章章数字系统设计实例数字系统设计实例表7-2各音阶频率对应的分频值音名分频系数初始值音名分频系数初始值低音360672124中音234054786低音551023089中音330345157低音645453646中音525515640低音740504141中音622735918中音138224369高音119116280第第7 7章章数字系统设计实例数字系统设计实例由于

13、最大的分频系数为6067，故采用13位二进制计数器已能满足分频要求。在表7-2中，除给出了分频比以外，还给出了对应于各个音阶频率时计数器不同的初始值。对于不同的分频系数，只要加载不同的初始值即可。采用加载初始值而不是将分频输出译码反馈，可以有效地减少本设计占用可编程逻辑器件的资源，这也是同步计数器的一个常用设计技巧。对于乐曲中的休止符，只要将分频系数设为0，即初始值为213-1=8191即可，此时扬声器将不会发声。第第7 7章章数字系统设计实例数字系统设计实例 7.2.2音长的控制本例演奏的“梁祝”片段，最小的节拍为1/4拍。将1拍的时长定为1秒，则只需要再提供一个4Hz的时钟频率即可产生1

14、/4拍的时长。演奏的时间控制通过记谱来完成，对于占用时间较长的节拍(一定是1/4拍的整数倍)，如2/4拍，只需将该音名连续记录两次即可。本例要求演奏时能循环进行，因此需另外设置一个时长计数器，当乐曲演奏完成时，保证能自动从头开始演奏。第第7 7章章数字系统设计实例数字系统设计实例 7.2.3演奏时音名的动态显示如果有必要，可以通过一个数码管或LED来显示乐曲演奏时对应的音符。如用三个数码管，分别显示本例中的高、中、低音名，就可实现演奏的动态显示，且十分直观。本设计通过三个数码管来动态显示演奏时的音名，其中HIGH显示为高音区音阶(仅高音1)，MED2.0显示的是中音区音阶(中音6,5,3,2

15、,1)，LOW2.0显示的是低音区音阶(低音7,6,5,3)。数码管显示的七段译码电路在此不作专门讨论。需要说明的是，七段译码电路输入为4位，而将HIGH、MED、LOW用作输入时，不足4位的高位均为低电平“0”。第第7 7章章数字系统设计实例数字系统设计实例图7-5音乐产生器外部接口第第7 7章章数字系统设计实例数字系统设计实例 7.2.4VHDL程序本设计的外部接口如图7-5所示，程序中定义了一个5位宽的zero4.0，这是由于实验平台上连向数码管的引脚在不赋值的情况下为高电平，这将导致显示音名错误，设置zero4.0就是要将没用到的引脚(高音的高3位、中音的高1位和低音的高1位)赋

16、一个低电平，从而避免显示错误。第第7 7章章数字系统设计实例数字系统设计实例 LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYsongISPORT(clk_4MHz,clk_4Hz:INSTD_LOGIC;-预置计数器和乐谱产生器的时钟第第7 7章章数字系统设计实例数字系统设计实例 digit:BUFFERSTD_LOGIC_VECTOR(6DOWNTO0);-高、中、低音数码管指示zero:OUTSTD_LOGIC_VECTOR(4DOWNTO0);-用于数码管高位置低speaker:

17、outSTD_LOGIC-扬声器);ENDsong;ARCHITECTUREsong_archOFsongIS第第7 7章章数字系统设计实例数字系统设计实例 SIGNALdivider,origin:STD_LOGIC_VECTOR(12DOWNTO0);-13位计数值和预置值SIGNALcounter:integerrange0to140;-7位计数器SIGNALcount:STD_LOGIC_VECTOR(1DOWNTO0);-记录1/4拍SIGNALcarrier:STD_LOGIC;BEGINzero=00000;PROCESS(clk_4MHz)第第7 7章章数字系统设计实例数字

18、系统设计实例 BEGINIF(clk_4MHzeventANDclk_4MHz=1)THENcarrier=1;divider=origin;ELSEdivider=divider+1;carrier=0;ENDIF;ENDIF;ENDPROCESS;第第7 7章章数字系统设计实例数字系统设计实例 PROCESS(carrier)BEGINIF(carriereventANDcarrier=1)THENcount=count+1;-输出时钟四分频IFcount=00THENspeaker=1;ELSEspeaker=0;ENDIF;ENDIF;ENDPROCESS;第第7 7章章数字系统设

19、计实例数字系统设计实例 PROCESS(clk_4Hz)BEGINIF(clk_4HzeventANDclk_4Hz=1)THENIF(counter=140)THENcounter=0;ELSEcounterdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigit

20、digitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigit

21、digitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigit=0000000;ENDCASE;CASEdigitIS第第7 7章章数字系统设计实例数字系统设计实例 -4786第第7 7章章数字系统设计实例数字系统设计实例 ENDCASE

22、;ENDPROCESS;ENDsong_arch;第第7 7章章数字系统设计实例数字系统设计实例 7.2.5仿真结果音乐发生器的仿真波形如图7-6所示。图7-6音乐发生器仿真波形图第第7 7章章数字系统设计实例数字系统设计实例 7.2.6下载验证锁定引脚时将clk_4MHz和clk_4Hz分别连至CLK1和CLK2，speaker接扬声器，zero4.2、digit6接一个数码管，zero1、digit5.3接一个数码管，zero0、digit2.0接另一个数码管。综合适配后将配置数据下载入EDA实验平台(技术资料详见附录)的FPGA中(有关CLK1等引脚在FPGA芯片引脚中的序号，请参见

23、附录的附图1)，扬声器短接线短路(接入扬声器)，即可听到MIDI音乐。第第7 7章章数字系统设计实例数字系统设计实例 7.3 2FSK/2PSK信号产生器信号产生器 7.3.12FSK基本原理在通信领域中，为了传送信息，一般都将原始的信号进行某种变换变成适合于通信传输的信号形式。在数字通信系统中，一般将原始信号(图像、声音等)经过量化编码变成二进制码流，称为基带信号。第第7 7章章数字系统设计实例数字系统设计实例但数字基带信号一般不适合于直接传输。例如，通过公共电话网络传输数字信号时，由于电话网络的带宽为4kHz以下，因此数字信号不能直接在其上传输。此时可将数字信号进行调制，FSK即为一

24、种常用的数字调制方式，由FSK调制的波形如图7-7示。第第7 7章章数字系统设计实例数字系统设计实例 FSK又称移频键控,它利用载频频率的变化来传递数字信息。数字调频信号可以分为相位离散和相位连续两种。若两个载频由不同的独立振荡器提供，它们之间相位互不相关，就称相位离散的数字调频信号；若两个频率由同一振荡信号源提供，只是对其中一个载频进行分频，这样产生的两个载频就是相位连续的数字调频信号。第第7 7章章数字系统设计实例数字系统设计实例图7-7FSK调制的波形第第7 7章章数字系统设计实例数字系统设计实例 7.3.22FSK信号产生器由于FSK为模拟信号，而FPGA只能产生数字信号，因此

25、需对正弦信号采样并经模数变换来得到所需的FSK信号。本例由FPGA产生正弦信号的采样值。FSK信号发生器框图如图7-8所示，整个系统共分为分频器、m序列产生器、跳变检测、2:1数据选择器、正弦波信号产生器和DAC数模变换器等6部分，其中前5部分由FPGA器件完成。第第7 7章章数字系统设计实例数字系统设计实例图7-8FSK调制信号发生器框图第第7 7章章数字系统设计实例数字系统设计实例 1分频器本实例中数据速率为1.2kHz，要求产生1.2kHz和2.4kHz两个正弦信号。对正弦信号每周期取100个采样点，因此要求能产生3个时钟信号：1.2kHz(数据速率)、120kHz(产生1.2kH

26、z正弦信号的输入时钟)和240kHz(产生2.4kHz正弦信号的输入时钟)。基准时钟由一个12MHz的晶振提供。设计中要求一个50分频(产生240kHz信号)，再2分频(产生120kHz信号)和100分频(产生1.2kHz信号)，共有三个分频值。第第7 7章章数字系统设计实例数字系统设计实例 2m序列产生器m序列是伪随机序列的一种，它的显著特点是：随机特性，预先可确定性，循环特性。正因为这些特性，使得m序列产生器在通信领域得到了广泛的应用。本例用一种带有两个反馈抽头的3级反馈移位寄存器，得到一串“1110010”循环序列，并采取措施防止进入全“0”状态。通过更换时钟频率可以方便地改变输入码元

27、的速率。m序列产生器的电路结构如图7-9所示。第第7 7章章数字系统设计实例数字系统设计实例图7-9m序列产生器电路结构第第7 7章章数字系统设计实例数字系统设计实例 3跳变检测将跳变检测引入正弦波的产生中，可以使每次基带码元上升沿或下降沿到来时，对应输出波形位于正弦波形的sin0处。引入跳变检测主要是为了便于观察，确保示波器上显示为一个连续的波形。基带信号的跳变检测可以有很多方法，图7-10为一种便于在可编程逻辑器件中实现的方案。第第7 7章章数字系统设计实例数字系统设计实例图7-10信号跳变检测电路第第7 7章章数字系统设计实例数字系统设计实例 42:1数据选择器2:1数据选择

28、器用于选择正弦波产生器的两个输入时钟。一个时钟的频率为120kHz，此时正弦波产生器产生一个1.2kHz的正弦波，代表数字信号“0”；另一个时钟的频率为240kHz，此时产生一个2.4kHz的正弦波信号，代表数字信号“1”。第第7 7章章数字系统设计实例数字系统设计实例 5正弦信号的产生用数字电路和DAC变换器可以产生要求的模拟信号。根据抽样定理可知，当用模拟信号最大频率两倍以上的速率对该模拟信号采样时，便可将原模拟信号不失真地恢复出来。本例要求得到的是两个不同频率的正弦信号，实验中对正弦波每个周期采样100个点，即采样速率为原正弦信号频率的100倍，因此完全可以在接收端将原正弦信号不失真地

29、恢复出来，从而可以在接收端对FSK信号正确地解调。经DAC转换后，可以在示波器上观察到比较理想的波形。第第7 7章章数字系统设计实例数字系统设计实例本实验中每个采样点采用8位量化编码，即8位分辨率。采样点的个数与分辨率的大小主要取决于CPLD/FPGA器件的容量，其中分辨率的高低还与DAC的位数有关。实验表明，采用8位分辨率和每周期100个采样点可以达到相当不错的效果。第第7 7章章数字系统设计实例数字系统设计实例具体的正弦信号产生器可以用状态机来实现。按前面的设计思路，本实现方案共需100个状态，分别为s1s100。同时设计一个异步复位端，保证当每个“1”或“0”到来时其调制信号正好

30、位于坐标原点，即sin0处。状态机共有8位输出(Q7Q0)，经DAC变换为模拟信号输出。为得到一个纯正弦波形，应在DAC的输出端加上一个低通滤波器，由于本例仅观察FSK信号，因此省去了低通滤波器。本设计中，数字基带信号与FSK调制信号的对应关系为“0”对应1.2kHz，“1”对应2.4kHz，此二载波的频率可以方便地通过软件修改。第第7 7章章数字系统设计实例数字系统设计实例图7-112FSK/2PSK信号产生器外部接口第第7 7章章数字系统设计实例数字系统设计实例 7.3.32FSK/2PSK信号产生器在2FSK的基础上，可以较容易地设计出2PSK信号产生器，其接口如图7-11所示。在

31、检测到基带码元的上升沿或下降沿时，使输出波形位于sin处，即可使波形倒相，产生2PSK信号。第第7 7章章数字系统设计实例数字系统设计实例在设计的最后，应考虑选用DAC器件将波形数据转换为模拟波形输出。本实验箱上选用8位并行DAC器件TLC7528，将8位数据输出连至DAC器件的8位数据输入端，即可观察到产生的2FSK/2PSK波形。为了观察波形的方便，我们将TLC7528连接成电压输出的方式(器件本身是电流输出方式)，后面跟一个射随器以增强带载能力。第第7 7章章数字系统设计实例数字系统设计实例 7.3.42FSK信号产生器的VHDL程序LIBRARYIEEE;USEIEEE.STD_

32、LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfskISPORT(clock:INSTD_LOGIC;-正弦波发生器时钟第第7 7章章数字系统设计实例数字系统设计实例 dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-并行数据DATAcode:BUFFERSTD_LOGIC-输出m序列);ENDfsk;第第7 7章章数字系统设计实例数字系统设计实例 ARCHITECTUREfsk_archOFfskISSIGNALcount100:STD_LOGIC_VECTOR(6DOWNTO0);-记录100个状态SIGN

33、ALcount50:STD_LOGIC_VECTOR(5DOWNTO0);SIGNALsinclk1:STD_LOGIC;SIGNALsinclk,coderate:STD_LOGIC;SIGNALtemp,jump_high:STD_LOGIC;SIGNALm:STD_LOGIC_VECTOR(2DOWNTO0);-m序列第第7 7章章数字系统设计实例数字系统设计实例 BEGINPROCESS(clock)BEGINIF(clockeventANDclock=1)THEN-产生FSK所需的另一个频率sinclk1=clock/2sinclk1=NOTsinclk1;ENDIF;ENDPRO

34、CESS;第第7 7章章数字系统设计实例数字系统设计实例 PROCESS(sinclk1)-sinclk1100分频得到coderate码元速率BEGINIF(sinclk1eventANDsinclk1=1)THENIF(count50=110001)THENcount50=000000;coderate=NOTcoderate;ELSEcount50=count50+1;ENDIF;ENDIF;ENDPROCESS;第第7 7章章数字系统设计实例数字系统设计实例 m_sequence_form:-产生1110010m序列PROCESS(coderate)BEGINIF(coderate

35、eventANDcoderate=1)THENm(0)=m(1);m(1)=m(2);ENDIF;ENDPROCESS;第第7 7章章数字系统设计实例数字系统设计实例 PROCESS(coderate)BEGINIF(coderateeventANDcoderate=1)THENm(2)=(m(1)XOR m(0)OR(NOT(m(0)OR m(1)orm(2);ENDIF;ENDPROCESS;第第7 7章章数字系统设计实例数字系统设计实例 code=m(0);PROCESS(sinclk1,clock,code)BEGINIF(code=0)THENsinclk=sinclk1；ELS

36、Esinclk=clock;-选择正弦波产生器的时钟频率ENDIF;ENDPROCESS;第第7 7章章数字系统设计实例数字系统设计实例 jump_high=(nottemp)ANDcode;-0到1跳变PROCESS(sinclk)-2FSK跳变的不同处理BEGINIF(sinclkeventANDsinclk=1)THENtemp=code;IF(count100=1100011)OR(jump_high=1)THENcount100=0000000;ELSEcount100doutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutd

37、outdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutd

38、outdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutnull;ENDCASE;ENDPROCESS;ENDfsk_arch;第第7 7章章数字系统设计实例数字系统设计实例 7.3.52PSK信号产生器的VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYpskISPORT(clock:INSTD_LOGIC;-正弦波发生器时钟第第7 7章章数字系统设计实例数字系统设计实例 dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-并

39、行数据DATAcode:BUFFERSTD_LOGIC-输出m序列);ENDpsk;第第7 7章章数字系统设计实例数字系统设计实例 ARCHITECTUREpsk_archOFpskISSIGNAL count100:STD_LOGIC_VECTOR(6 DOWNTO 0);-记录100个状态SIGNALcount50:STD_LOGIC_VECTOR(5DOWNTO0);SIGNALsinclk1:STD_LOGIC;SIGNALsinclk,coderate:STD_LOGIC;SIGNALtemp,jump_low,jump_high:STD_LOGIC;SIGNALm:STD_LOG

40、IC_VECTOR(2DOWNTO0);-m序列第第7 7章章数字系统设计实例数字系统设计实例 BEGINPROCESS(clock)BEGINIF(clockeventANDclock=1)THEN-产生FSK所需的另一个频率sinclk1=clock/2sinclk1=NOTsinclk1;ENDIF;ENDPROCESS;PROCESS(sinclk1)-sinclk1100分频得到coderate码元速率第第7 7章章数字系统设计实例数字系统设计实例 BEGINIF(sinclk1eventANDsinclk1=1)THENIF(count50=110001)THENcount50

41、=000000;coderate=NOTcoderate;ELSEcount50=count50+1;ENDIF;ENDIF;ENDPROCESS;m_sequence_form:-产生1110010m序列PROCESS(coderate)第第7 7章章数字系统设计实例数字系统设计实例 BEGINIF(coderateeventANDcoderate=1)THENm(0)=m(1);m(1)=m(2);ENDIF;ENDPROCESS;PROCESS(coderate)BEGINIF(coderateeventANDcoderate=1)THENm(2)=(m(1)XORm(0)OR(NOT

42、(m(0)ORm(1)ORm(2);ENDIF;ENDPROCESS;第第7 7章章数字系统设计实例数字系统设计实例 code=m(0);jump_low=(notcode)ANDtemp;-0到1跳变jump_high=(nottemp)ANDcode;-1到0跳变PROCESS(clock)-2PSK对跳变的不同处理BEGINIF(clockeventANDclock=1)THEN第第7 7章章数字系统设计实例数字系统设计实例 temp=code;IF(jump_low=1)THENcount100=0110010;ELSIF(jump_high=1)THENcount100=0000

43、000;ELSIF(count100=1100011)THENcount100=0000000;ELSEcount100doutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout

44、doutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutnull;ENDCASE;ENDPROCESS;ENDpsk_arch;第第7 7章章数字系统设计实例数字系统设计实例 7.3.6仿真结果2FSK信号产生器的仿真波形如图7-12所示；2PSK信号产生器的仿真波形如图7-13所示。第第7 7章章数字系统设计实例数字系统设计实例

45、图7-122FSK信号产生器仿真波形图第第7 7章章数字系统设计实例数字系统设计实例图7-132PSK信号产生器仿真波形图第第7 7章章数字系统设计实例数字系统设计实例 7.3.7下载验证锁定引脚时将clock连至CLK1，dout连至DA输入端，code连至TESTOUT1(测试1脚)。综合适配后将配置数据下载入EDA实验平台(技术资料详见附录)的FPGA中(有关CLK1等引脚在FPGA芯片引脚中的序号,请参见附录的附图1)，即可用双踪示波器同时观察m序列及其对应的2FSK或2PSK波形。第第7 7章章数字系统设计实例数字系统设计实例 7.4 实用多功能电子表实用多功能电子表7.4

46、.1功能描述多功能电子表共有5种功能：功能1为数字钟；功能2为数字跑表；功能3为调时；功能4为闹钟设置；功能5为日期设置。除调时功能以外，电子表处于其他功能状态下时并不影响数字钟的运行。使用数字钟功能时，还可以通过按键快速查看当前的闹钟设置时间和当前日期。该电子表利用EDA实验平台的扬声器整点报时和定时报时，设置3个按键分别作为功能键和调整键。实用多功能电子表外部接口如图7-14所示。第第7 7章章数字系统设计实例数字系统设计实例图7-14实用多功能电子表外部接口第第7 7章章数字系统设计实例数字系统设计实例 1输入(1)func_key：功能键，控制电子表的功能号。(2)key1：调整

47、key1，功能1时按下可显示闹钟设置时间；功能2时用作跑表暂停键；功能3、4时分别用于调数字钟和闹钟的小时数；功能5时用于调日期的月份。(3)key2：调整key2，功能1时按下可显示当前日期；功能2时用作跑表清零键；功能3、4时分别用于调数字钟和闹钟的分钟数；功能5时用于调日期的日期数。第第7 7章章数字系统设计实例数字系统设计实例 (4)clk_1Hz：数字钟时钟(1Hz)输入。(5)clk_1kHz：1kHz时钟，是整点报时和定点报时所需的频率。另外，10分频后还可得到100Hz频率信号作为数字跑表时钟输入。第第7 7章章数字系统设计实例数字系统设计实例 2输出(1)mode：显示电

48、子表的功能号15。(2)hour：功能1、3和4时显示小时数；功能2时显示跑表的分钟数；功能5时显示月份。(3)minute：功能1、3和4时显示分钟数；功能2时显示跑表的秒数；功能5时显示日期数。(4)second：功能1时显示秒数；功能2时显示1%秒；功能3、4和5时均显示0。(5)alarm：连至扬声器，用于整点报时及闹钟报时。第第7 7章章数字系统设计实例数字系统设计实例 7.4.2电路组成在明确电子表的功能后，可对电子表进行模块划分得到电子表设计的结构框图，如图7-15所示。第第7 7章章数字系统设计实例数字系统设计实例图7-15实用多功能电子表结构框图第第7 7章章数字系统

49、设计实例数字系统设计实例从结构框图中可以看出，模块划分与功能划分存在不同之处。下面分别对几个模块加以说明。1数字钟与调时模块由于调时功能改变的就是数字钟的时和分，因此应将这两个功能合在同一模块中。这是因为在VHDL和VerilogHDL中都不允许两个进程对同一信号进行赋值(即多重驱动)。此模块的输入有下面3个。第第7 7章章数字系统设计实例数字系统设计实例 (1)clk_1：时钟输入。当处在数字钟功能时，clk_1应为1Hz的时钟信号；当处在调时功能时，clk_1应为按key1和key2调整键产生的adjust_key1和adjust_key2脉冲信号。因此可描述clk_1为clk_1=(

50、clk_1Hz&mode!=3)|(mode=3&(adjust_key1|adjust_key2);即当不处于功能3时为1Hz时钟信号，处于功能3时为adjust_key1或adjust_key2脉冲信号。这样，当将电子表调整到数字钟功能外的其他功能时将不会影响数字钟的运行。第第7 7章章数字系统设计实例数字系统设计实例 (2)adjust_key1和adjust_key2：在EDA实验平台上实现时，key1(KEY2)和key2(KEY3)两个调整键是乒乓开关，即每按动一次，相应引脚上的电平就翻转一次。这里需将其变为琴键开关，即每按动一次将产生一个上跳脉冲，从而启动进程的运行。有关乒乓开

展开阅读全文