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1、存储器概述随机读写存储器RAM与只读存储器ROM存储器与微处理器的连接高速缓冲存储器Cache虚拟存储器主要内容：主要内容：第1页/共56页第一页，编辑于星期六：四点三十分。3.1 3.1 存储器概述存储器概述存储器是用以存储一系列二进制数码的器件，从而使得计算机具有记忆信息的功能，实现程序和数据信息的存储，并使其能够自动高速地进行各种运算。存储器系统是微机系统中重要的子系统。对存储器的要求：容量大、速度快、成本低。为兼顾三个要求，目前计算机系统中采用多级存储器体系结构。即结合存储速度快的高速缓冲存储器Cache、主存储器和大容量的外存储器，共同组成计算机的存储器系统。第2页/共56页第二页，
2、编辑于星期六：四点三十分。Cache-主存-外存的三级存储层次如下：外存存储速度快、位成本高、容量小存储速度慢、位成本低、容量大第3页/共56页第三页，编辑于星期六：四点三十分。高速缓冲存储器Cache：位于主存与CPU之间，用于高速存取正在执行的程序和数据，以提高计算机的处理速度。特点：存取速度的和CPU的相匹配，但存储容量小和位成本较高。主存储器：用于存放计算机运行期间的程序和数据；能和Cache交换数据和指令。特点：其性能在很大程度上影响了整个计算机系统的性能。外存储器：用于存放当前暂不参与运行的程序和数据及一些需要永久性保存的信息。又称辅存或后援存储器，如：磁带、磁盘（硬软盘）、光盘等
3、。特点：存取速度较低、容量大、位成本较低。第4页/共56页第四页，编辑于星期六：四点三十分。内存储器CPU能直接访问的存储器，包括Cache和主存。外存储器CPU不能直接访问的存储器，其中信息必须调入内存后才能被CPU处理。各级存储器承担的职能各不相同。如下图所示。第5页/共56页第五页，编辑于星期六：四点三十分。第6页/共56页第六页，编辑于星期六：四点三十分。1.按用途和工作方式分类3.1.13.1.1存储器的分类存储器的分类第7页/共56页第七页，编辑于星期六：四点三十分。2.按存储器载体分类 可分为磁介质存储器、半导体存储器和光存储器等。磁介质存储器，如磁盘、磁带等，一般用作外存储器。
4、特点：速度比较慢。半导体存储器，广泛用于大、中、小及微机中作内存。特点：容量大、速度快、体积小和功耗低，并且成本价格相对低。光存储器，其速度快，但需要的硬件相对复杂，故主要用作外存储器。第8页/共56页第八页，编辑于星期六：四点三十分。3.按存取方式分类 可分为随机读写存储器RAM、只读存储器ROM等。（1）随机读写存储器RAM RAM(Read Only Memory)中，可分为双极型RAM和MOS RAM两大类。双极型RAM特点：存取速度快、集成度低、功耗大、成本高等。MOS RAM 用MOS器件构成的RAM，又可分为静态RAM（用SRAM表示）和动态RAM（用DRAM表示）两种。第9页/
5、共56页第九页，编辑于星期六：四点三十分。静态RAM的特点：a.用由6管构成的触发器作为为基本存储电路；b.集成度高于双极型RAM但低于动态RAM；c.不需要刷新,故可省去刷新电路；d.功耗比双极型的低,但比动态RAM高；e.存储速度较动态RAM快。动态RAM的特点：a.基本存储电路用单管线路组成；b.集成度高；c.比静态RAM的功耗低；d.价格比静态RAM便宜；e.因动态存储器靠电容来存储信息，由于电容总是存在有泄漏电流，故要求有刷新电路的支持。第10页/共56页第十页，编辑于星期六：四点三十分。（2）只读存储器 根据制造工艺和信息的设置方法，ROM可分为以下几种：1）掩膜ROM2）可编程R
6、OM（PROM）3）可擦去可编程ROM（EPROM）4）电可擦去可编程ROM（EEPROM或E2PROM）5）闪速存储器(FlashMemory)第11页/共56页第十一页，编辑于星期六：四点三十分。3.1.2 3.1.2 存储器的主要技术指标存储器的主要技术指标存储器是的技术性能指标有：存储容量 通常以允许存放的字数*位数或用字节数来表示存储器的容量。如某存储器的容量为32M*16，表示该存储器有32M个字节，每个字长为16位，存储容量越大，能存储的信息就越多。存取周期 存取周期又称为读写周期或访问周期。通常指连续存入或取出两个数据所间隔的最小时间。存取周期是衡量存储器工作速度的一个指标。第
7、12页/共56页第十二页，编辑于星期六：四点三十分。存取时间 指数据写入或读出存储器所需的时间。一般以纳秒为单位。取数时间的长短主要与存储器载体的性质有关。存储器带宽 单位时间按里存储器所存取的信息量，以位/秒或字节/秒为单位。它是衡量数据传输速率的重要指标。可靠性 通常以平均无故障工作时间来衡量存储器的可靠性。性能价格比 常以“性能价格比”来衡量存储器经济性能的好坏。第13页/共56页第十三页，编辑于星期六：四点三十分。3.2 3.2 随机读写存储器随机读写存储器RAMRAM与只读存储器与只读存储器ROMROM静态存储器（SRAMSRAM）动态存储器（DRAMDRAM）存储体的组织方式常见R
8、AMRAM芯片简介只读存储器ROMROM第14页/共56页第十四页，编辑于星期六：四点三十分。3.2.13.2.1静态存储器（静态存储器（SRAMSRAM）六管静态存储器电路如下图所示。其中T1、T2为控制管，T3、T4为负载管，T5、T6为控制管。根据T1、T2的状态，便可确定该存储单元是存放“0”还是“1”。第15页/共56页第十五页，编辑于星期六：四点三十分。在写操作时：地址译码器通过字选中基本存储器电路被选中，T5和T6导通，写入信息由I/O线和线进入。在读数时：由地址译码器选中基本存储器选中，T5和T6导通，T1的状态被送到I/O线上，而T2的状态被送到线上，于是就读出取了原来存储的
9、信息。主要优缺点:静态RAM基本存储电路中包含的管子多、位容量少、功耗比较大。而其主要优点是不需要进行刷新，因此简化了外部电路。第16页/共56页第十六页，编辑于星期六：四点三十分。3.2.23.2.2动态存储器（动态存储器（DRAMDRAM）单管动态存储器是由一个管子T和一个电容C构成，如图3.3所示。这种电路存放的信息是“1”还是“0”，取决于电容中是否有电容。第17页/共56页第十七页，编辑于星期六：四点三十分。信号写入时，字选线（地址线）为“1”，T管导通，写入信号由位线（数据线）存入电容C中。在读出信号时，选择线为“1”（存储在电容C上的电荷），通过T输出到数据线上，通过读出放大器即
10、可得到存储信息。因单管存储电路的电容不可能做得很大，因此，每次读出后存储内容就被破坏，要保存原来的信息不变，必须采取恢复措施，即将读出数据再次写回原来的单元，并且周期性地为全部存储器单元刷新。第18页/共56页第十八页，编辑于星期六：四点三十分。3.2.3 3.2.3 存储体的组织方式存储体的组织方式如果一个存储体中有2n个存储单元，则必须有2n个地址编码和它一一对应。如某存储体有n条地址线，那么这n位地址译码后可获得2n个地址编码位。按照这个原理常用两种方式将存储器组织起来：1.阵列组织方式（单译码方式）；2.矩阵组织方式（双译码方式）。第19页/共56页第十九页，编辑于星期六：四点三十分。
11、每个存储单元与一条地址线相连，如果有2n个存储单元，那么就需要一个n输入2n个输出的地址译码器和2n个地址译码驱动器。第20页/共56页第二十页，编辑于星期六：四点三十分。采用矩阵组织方式，可以减少译码器输出和驱动器数目。第21页/共56页第二十一页，编辑于星期六：四点三十分。3.2.4 3.2.4 常见常见RAM芯片简介芯片简介Intel 2114芯片是一个1K*4位静态RAM，芯片的引脚图如下。第22页/共56页第二十二页，编辑于星期六：四点三十分。为了完成对存储器的读写操作，存储器芯片还必须有控制信号，在2114中有/CS和/WE，其中/CS为片选信号，因为计算机的存储体一般由若干个RA
12、M芯片构成，这就需要有一个选择进行区分选中的是哪一个。/WE信号决定数据的流向，当/WE为低电平时，I/O线为输入线，即进行写操作，当/WE为高电平时，I/O线为输出线，即进行读操作。另外Vcc为电源线，一般接5V电源，GND为地线。第23页/共56页第二十三页，编辑于星期六：四点三十分。4164的结构为64K*1，即占有地址64K，数据结线只有1位。若组成64K*8位的存储体共需8片4164并联而成。4164芯片引脚如下图。第24页/共56页第二十四页，编辑于星期六：四点三十分。它是16个引脚的芯片，地址线只给出8根，8根地址线要访问64K个存储单元，就必须要借助外加电路的辅助。外接电路称为
13、地址多路转换器。第25页/共56页第二十五页，编辑于星期六：四点三十分。时间配合问题：首先必须先送低8位地址，后送高8位地址，即/RAS有效在先，/CAS信号在后。其次就是和地址多路转换器的时间配合问题。多路转换器的S为控制端，当S=0时，输出口Y将输入口A接通，当S=1时，输出口Y与输入口B接通。S端受ADDSET信号控制，在读、写、刷新操作中要求/RAS、ADDSET、/CAS三个信号顺序变为有效，并与/WE信号配合。第26页/共56页第二十六页，编辑于星期六：四点三十分。一个存储器除了由基本存储电路构成的存储体外，还有许多外围电路，常有：地址译码器 存储单元是按地址来选择的，如内存为64
14、KB，则地址信息为16位（216=64KB），CPU要选择某一单元就在地址总线上输出此单元的地址信号给存储器，存储器经过对地址信号译码，确定需要访问的存储器单元。I/O电路 它处于数据总线和被选用的单元之间，用以控制被选中的单元的读出或写入，并具有放大信息的作用。片选控制信号CS(-)在地址选择时，首先要选片，用地址译码器输出和一些控制信号（如IO/M）形成选片信号，只有当/CS有效选中某一片时，此片所在的地址线才有效，才能对这一片上的存储单元进行读或写的操作。地址译码电路 地址译码电路将CPU的地址信号，按一定的规则译码成某些芯片的片选信号和地址输入信号，被选中的芯片即CPU寻址的芯片。第2
15、7页/共56页第二十七页，编辑于星期六：四点三十分。3.2.5 3.2.5 只读存储器只读存储器ROMROM掩膜式ROM一次编程ROM(PROM)多次可编程ROM紫外光擦除可编程EPROM电可擦除的可编程EEPROM闪速存储器(Flash)第28页/共56页第二十八页，编辑于星期六：四点三十分。3.3 3.3 存储器与微处理器的连接存储器与微处理器的连接存储器的扩展存储器地址分配及译码方法存储器芯片与CPUCPU连接的若干问题连接实例第29页/共56页第二十九页，编辑于星期六：四点三十分。3.3.1 3.3.1 存储器的扩展存储器的扩展存储芯片的容量是有限的，而一个存储器往往要由一定数量的芯片
16、构成。如何利用已知的容量有限的存储芯片、构成所需的大容量的存储芯片？确定所需已知芯片的片数、芯片扩展 确定所需片数：所需片数扩展后的总容量 /单片容量 例如：某系统要增加8K8的存储容量，若选用2114芯片（1K4），则需要：（8K8）/（1K4）16片。第30页/共56页第三十页，编辑于星期六：四点三十分。芯片的扩展包括：位扩展、字扩展、字位全扩展1、位扩展 存储器芯片的数据位不足扩展后的要求时，必须将几片存储器芯片相对应的单元并联起来（即位扩展）使用。扩展方法：各存储芯片的地址线和控制线（片选线、读写线等）并联，以保证对各芯片及内部单元被同时选中。数据线串联，即分别引出连接至数据总线的不同
17、位上，以保证一次可访问的数据位数达到所需要求。第31页/共56页第三十一页，编辑于星期六：四点三十分。例：要求用64K*1位的芯片扩充为64K*8位的存储器。它由8片芯片构成。8片芯片的地址线、片选线、读写线连在一起，而8片芯片的数据线，每片芯片一条，分别接CPU的数据线D0D7。参见下图所示。第32页/共56页第三十二页，编辑于星期六：四点三十分。第33页/共56页第三十三页，编辑于星期六：四点三十分。2、字扩展 当存储器芯片不足构成较大容量的存储器时，就需要采用地址串联的办法来实现。（扩展地址范围）扩展方法：将地址线、数据线、读/写线各自并联，连至相应总线上。芯片的地址线高位或单独或接译码
18、器、作为片选线，产生片选信号以决定每一芯片的地址范围。存储器的地址空间为各个芯片地址空间之和。第34页/共56页第三十四页，编辑于星期六：四点三十分。第一片第一片 最低地址最低地址 0000H0000H 最高地址最高地址 3FFFH3FFFH第二片第二片 最低地址最低地址 4000H4000H 最高地址最高地址 7FFFH7FFFH第三片第三片 最低地址最低地址 8000H8000H 最高地址最高地址 BFFFHBFFFH第四片第四片 最低地址最低地址 C000H C000H 最高地址最高地址 FFFFHFFFFH例：要求将4片16K8芯片扩展成一片64K8芯片。假定从系统的寻址空间的最低空间
19、开始，则该64K8芯片的地址范围为0000H FFFFH。因而4片16K8芯片的地址分配如下：第35页/共56页第三十五页，编辑于星期六：四点三十分。第36页/共56页第三十六页，编辑于星期六：四点三十分。3、字位全扩展第37页/共56页第三十七页，编辑于星期六：四点三十分。上图8片16K4芯片经字位全扩展后等效于一片64K8芯片。内存扩展的次序一般是先进行位扩展，构成字长满足要求的内存模块；然后再用若干个这样的模块进行字扩展，使总容量满足要求。第38页/共56页第三十八页，编辑于星期六：四点三十分。3.3.2 3.3.2 存储器地址分配及译码方法存储器地址分配及译码方法因为存储器由若干存储芯
20、片构成，CPU如何对所有存储单元实现正确的寻址，是存储系统设计的核心。CPU发出的地址信号包括对存储芯片的片选和被选中芯片内部的字选。两部分信号均由CPU发出的地址信号经译码产生。1、字选信号：低位地址线直接连芯片地址输入端，经片内地址译码后产生，实现片内存储单元的寻址。无需用户设计。2、片选信号：大多通过高位地址线经外部译码电路译码后，产生各芯片的片选信号。需用户自行设计。第39页/共56页第三十九页，编辑于星期六：四点三十分。常用的片选控制译码方法（片选信号产生的方法）有：线选法、全译码法、部分译码法、混合译码法。1、线选法 直接用CPU地址总线中某一根高位线作为存储器芯片的片选信号。优点
21、：硬件电路简单。缺点：存在严重的地址空间重叠和不连续性问题。适用情况：存储器容量不大，使用的存储芯片数量不多，CPU寻址空间远远大于存储器容量时。第40页/共56页第四十页，编辑于星期六：四点三十分。2、全译码法 将未用的CPU高位地址线全部作为译码器的输入，用译码器的输出作片选信号。优点：存储器地址连续且唯一确定，无地址间断和地址重叠。缺点：译码电路比线选法复杂。该方法可提供对全部存储空间的寻址能力。可适用于存储器容量小于可寻址的存储空间时。例：设某微型计算机的CPU有16条地址线，若用16K8的芯片构成构一个64K8的存储器，其连接如下图所示。第41页/共56页第四十一页，编辑于星期六：四
22、点三十分。第42页/共56页第四十二页，编辑于星期六：四点三十分。此例中，存储器单元内部寻址取A0A13地址线，片选的地址信号取A14和A15。地址的分配如下：组组别别最低（高）最低（高）地址地址片选端片选端片内地址片内地址存储器系统地址存储器系统地址A A15 15 A A1414A A1313A A0 0A A15 15 A A0 0十六进制十六进制1#最低地址000000000000000000000000000000000000H最高地址0011111111111111001111111111111103FFH2#最低地址01000000000000000100000000000000
23、0400H最高地址0111111111111111011111111111111107FFH3#最低地址100000000000000010000000000000008000H最高地址10111111111111111011111111111111BFFFH4#最低地址11000000000000001100000000000000C000H最高地址11111111111111111111111111111111FFFFH第43页/共56页第四十三页，编辑于星期六：四点三十分。3、部分译码法 将CPU未用的高位地址线的一部分为译码器的输入，用译码器的输出作存储器芯片的片选信号（低位地址线用作
24、字选线；部分高位地址线连接进译码电路，用来生成片选信号）。这种方法介于线选法和全译码法之间。缺点：没有用到的高位地址线具有多义性。若用其它高位地址译码作选片选信号时，各组之间地址空间也会出现不连续。一个存储单元出现多个地址的现象：地址重叠。第44页/共56页第四十四页，编辑于星期六：四点三十分。第45页/共56页第四十五页，编辑于星期六：四点三十分。4、混合译码法第46页/共56页第四十六页，编辑于星期六：四点三十分。3.3.3 3.3.3 存储器芯片与存储器芯片与CPUCPU连接的若干问题连接的若干问题由芯片组成的存储器，主要是解决与地址线、数据线和控制线及CPU的连接问题。除此之外，还存在
25、几个在连接时应考虑的问题：(1)CPU总线的负载能力 当系统硬件规模不大，CPU总线上所连接的芯片数量不多时，存储器可以通过总线直接与CPU相连。若系统规模大，就必须对总线增加总线驱动器来提高总线的负载能力。(2)存储器与CPU的时序、速度配合的问题 在选用存储器时，它的最大存取时间要小于CPU安排的读写周期。否则，要使CPU插入等待周期，才能保证读写数据的可靠传送。第47页/共56页第四十七页，编辑于星期六：四点三十分。(3)存储器地址分配和译码 通常在微型机的主存中有RAM和ROM（EPROM）两部分，并在地址空间中进行了合理分配；每个机器系统都事先设计好了存储器分配表。存储芯片与CPU地
26、址总线的连接方式，必须满足对这些芯片所分配的地址范围的要求。(4)存储器的电平信号与CPU的电平匹配 CPU信号电平多为TTL标准电平。要选用相配的存储器电平，否则它不能与CPU直接相连，须经缓冲器进行电平转换。(5)存储芯片的选用 包括对芯片类型和型号的选用。这不仅与存储器结构相关，还与存储器接口设计直接相关。一般在满足存储系统总容量的前提下，应尽可能选用集成度高、存储容量大的芯片（芯片容量越大、总线负载越小）。第48页/共56页第四十八页，编辑于星期六：四点三十分。3.3.4 3.3.4 连接实例连接实例u地址译码电路的设计步骤 选用合适器件，画出译码电路图。第49页/共56页第四十九页，编辑于星期六：四点三十分。第50页/共56页第五十页，编辑于星期六：四点三十分。第51页/共56页第五十一页，编辑于星期六：四点三十分。第52页/共56页第五十二页，编辑于星期六：四点三十分。第53页/共56页第五十三页，编辑于星期六：四点三十分。第54页/共56页第五十四页，编辑于星期六：四点三十分。3.4 3.4 高速缓冲存储器高速缓冲存储器CacheCache（参见书本）（参见书本）3.5 3.5 虚拟存储器虚拟存储器第55页/共56页第五十五页，编辑于星期六：四点三十分。感谢您的观看！第56页/共56页第五十六页，编辑于星期六：四点三十分。