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1、3.1 嵌入式处理器系统硬件设计嵌入式处理器系统硬件设计芯片选型原则 电源模块设计 时钟模块设计 复位电路设计 第1页/共33页一、芯片选型原则一、芯片选型原则 ARM微处理器内核的选择微处理器内核的选择系统的工作频率系统的工作频率 芯片内存储器的容量芯片内存储器的容量 片内外围电路的选择片内外围电路的选择 第2页/共33页最小运行系统的设计电源电路晶振时钟电路复位电路存储系统的设计（可选）第3页/共33页二、电源模块设计二、电源模块设计 S3C2410X的电源引脚主要有：lVDDalive引脚给处理器复位模块和端口寄存器提供1.8V电压；lVDDi和VDDiarm为处理器内核提供1.8V电压
2、；lVDDi_MPLL为MPLL提供1.8V模拟电源和数字电源；lVDDi_UPLL为UPLL提供1.8V模拟电源和数字电源；lVDDOP和VDDMOP分别为处理器端口和处理器存储器端口提供3.3V电压；lVDDA_ADC为处理器内的ADC系统提供3.3V电压；lVDDRTC为时钟电路提供1.8V电压，该电压在系统掉电后仍需维持。第4页/共33页第5页/共33页三、时钟模块设计三、时钟模块设计 时钟管理模块l时钟管理模块为各个外围模块提供时钟，在不使用某个单元时关闭其时钟以降低功耗。l主时钟来源可以使用外部的晶振或外部时钟。l时钟发生器有一个振荡器（振荡放大）连接到外部的晶体上。lARM微处理
3、器内核中有一个可控频率的时钟源PLL把低频振荡器的输出作为自己的输入，产生所需的高频信号。l时钟发生模块有一个逻辑电路，用来在复位后或各种模式下产生稳定的时钟频率。其他的时钟均来自核内部的PLL。第6页/共33页晶振电路设计 S3C2410X的时钟模式 OM3OM2S10-5S10-4S10-1时钟模式时钟模式00ONONONMPLL:晶振 UPLL:晶振01ONOFFOFFMPLL:晶振 UPLL:时钟10OFFONOFFMPLL:时钟 UPLL:晶振11OFFOFFOFFMPLL:时钟 UPLL:时钟第7页/共33页外部晶振电路 第8页/共33页四、复位电路设计四、复位电路设计 l硬件复位
4、（RESET 引脚）lWatchdog软件复位第9页/共33页系统复位电路 第10页/共33页电压监控复位及看门狗电路电压监控复位电路第11页/共33页3.2 嵌入式存储器系统设计嵌入式存储器系统设计 Flash接口电路设计 SDRAM接口电路设计 第12页/共33页NOR Flash接口电路设计SST39LV160是一款常见的NOR Flash存储器:l单片存储容量为16M位l工作电压为2.7V3.6Vl采用TSOP-48或TFBGA-48封装l16位数据宽度l仅需3.3V电压即可完成在系统的编程与擦除操作。第13页/共33页引引 脚脚类型类型描描 述述A19:0 I 地址总线。在字节模式下
5、，DQ15/A-1用作21位字节地址的最低位。DQ15/A-1 I/O 数据总线。在读写操作时提供8位或16位的数据宽度。在字节模式下，DQ15/A-1用作21位字节地址的最低位，而DQ14:8处于高阻状态。DQ14:0 三态 BYTE#I 模式选择。低电平选择字节模式，高电平选择字模式 CE#I 片选信号，低电平有效。在对SST39LV160进行读写操作时，该引脚必须为低电平，当为高电平时，芯片处于高阻旁路状态 OE#I 输出使能，低电平有效。在读操作时有效，写操作时无效。WE#I 写使能，低电平有效。在对SST39LV160进行编程和擦除操作时，控制相应的写命令。RESET#I 硬件复位，
6、低电平有效。对SST39LV160进行硬件复位。当复位时，SST39LV160立即终止正在进行的操作。RY/BY#O 就绪/忙 状态指示。用于指示写或擦除操作是否完成。当SST39LV160正在进行编程或擦除操作时，该引脚位低电平，操作完成时为高电平，此时可读取内部的数据。VCC-3.3V电源 VSS-接地 第14页/共33页第15页/共33页NAND Flash 接口电路设计 以K9F1208为例:l存储容量为64M字节l数据总线宽度为8位l工作电压为2.7V3.6Vl采用TSOP48封装l仅需要3.3V电压便可完成在系统的编程与擦除操作 第16页/共33页引引 脚脚描描 述述I/O7：0数
7、据输入输出、控制命令和地址的输入CLE命令锁存信号ALE地址锁存信号CE#芯片使能信号RE#读有效信号 WE#写有效信号WP#写保护信号 R/nB就绪/忙标志信号VCC 2.7V3.3V电源 VSS 接地 第17页/共33页第18页/共33页SDRAM接口电路设计 l存储容量为4组16M位（8M字节）l工作电压为3.3Vl常见封装为54脚TSOPl兼容LVTTL接口l支持自动刷新和自刷新l16位数据宽度以HY57V641620为例 第19页/共33页引引 脚脚 名称名称 描描 述述CLK 时钟 芯片时钟输入。CKE 时钟使能 片内时钟信号控制。/CS 片选 禁止或使能除CLK、CKE和DQM外
8、的所有输入信号。BA0，BA1 组地址选择 用于片内4个组的选择。A12A0 地址总线 行地址：A12A0，列地址：A8A0。/RAS行地址锁存时钟沿和/RAS有效时锁存行地址，允许行的访问和改写/CAS列地址锁存时钟沿和/CAS有效时锁存列地址，允许列的访问/WE 写使能 使能写信号和允许列改写，/WE和/CAS有效时开始锁存数据LDQ，UDQM 数据I/O屏蔽 在读模式下控制输出缓冲；在写模式下屏蔽输入数据 DQ15DQ0 数据总线 数据输入输出引脚 VDD/VSS 电源/地 内部电路及输入缓冲电源/地 VDDQ/VSSQ 电源/地 输出缓冲电源/地 NC 未连接 未连接 第20页/共33
9、页第21页/共33页3.3 UART串行接口串行接口 RS232-C标准通常采用的接口是9芯D型插头，以常用的9芯D型插头为例 第22页/共33页引引 脚脚 名名 称称 功功 能能 描描 述述 1DCD 数据载波检测 2RXD 数据接收 3TXD 数据发送 4DTR 数据终端准备好 5GND 地 6DSR 数据设备准备好 7RTS 请求发送 8CTS 清除发送 9RI振铃指示第23页/共33页RS-232C接口电路 第24页/共33页RS485通讯接口电路第25页/共33页3.4 JTAG电路以及调试方式电路以及调试方式 JTAG引脚定义：TCK测试时钟输入；TDI测试数据输入，数据通过TDI
10、输入JTAG口；TDO测试数据输出，数据通过TDO从JTAG口输出；TMS测试模式选择，TMS用来设置JTAG口处于某种特定的测试模式；可选引脚TRST测试复位，输入引脚，低电平有效。第26页/共33页14针JTAG接口引脚 第27页/共33页引引 脚脚 名名 称称 描描 述述 1、13 VCC 接电源 2、4、6、8、10、14 GND 接地 3nTRST 测试系统复位信号 5TDI 测试数据串行输入 7TMS 测试模式选择 9TCK 测试时钟 11TDO 测试数据串行输出 12NC 未连接 第28页/共33页20针JTAG接口引脚 第29页/共33页引脚引脚名称名称描述描述1VTref目标板参考电压，接电源2VCC接电源3nTRST测试系统复位信号4、6、8、10、12、14、16、18、20GND接地5TDI测试数据串行输入7TMS测试模式选择9TCK测试时钟11RTCK测试时钟返回信号13TDO测试数据串行输出15nRESET目标系统复位信号17、19NC未连接第30页/共33页JTAG接口电路 第31页/共33页设计实例核心板：core_2410.pdf底板：mainboard.pdf第32页/共33页感谢您的观看。第33页/共33页