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1、第第6章章 触发器及含触发器的触发器及含触发器的PLD6.1 触发器概述触发器概述特点特点特点特点两个互补的输出端两个互补的输出端Q和和 有两个稳定状态。有两个稳定状态。可以从一个稳定状态转移到另一个稳定状态。可以从一个稳定状态转移到另一个稳定状态。种类种类J-K触发器触发器R-S触发器触发器D触发器触发器T触发器触发器 含有触发器的逻辑电路称为时序逻辑电路，其特性结构决定了电路具含有触发器的逻辑电路称为时序逻辑电路，其特性结构决定了电路具有如下特征：有如下特征：电路由组合电路和存储电路组成，具有对过去输入保持记忆的功能；电路由组合电路和存储电路组成，具有对过去输入保持记忆的功能；电路中包含反
2、馈回路，通过反馈使电路功能与电路中包含反馈回路，通过反馈使电路功能与“时序时序”相关；相关；电路的输出由电路当时的输入情况和状态电路的输出由电路当时的输入情况和状态(对过去输入记忆的结果对过去输入记忆的结果)共共同决定。同决定。6.2 RS触发器触发器6.2.1 基本基本RS触发器触发器图图6-1 两种不同逻辑门组成的基本两种不同逻辑门组成的基本RS触发器触发器6.2.1 基本基本RS触发器触发器表表6-1 或非门组成的基本或非门组成的基本RS触发器的真值表触发器的真值表RSQ触触发发器状器状态态00110101不不变变100*不不变变010*保持保持置置1置置0不定不定RSQ触触发发器状器状
3、态态001101011*01不不变变1*10不不变变不定不定置置0置置1保持保持表表6-2 与非门组成的与非门组成的RS触发器的真值表触发器的真值表6.2 RS触发器触发器6.2.1 基本基本RS触发器触发器图图6-2 基本基本RS触发器的仿真波形图触发器的仿真波形图(a)或非门组成的基本或非门组成的基本RS触发器的波形图触发器的波形图 (b)与非门组成的基本与非门组成的基本RS触发器的波形图触发器的波形图 6.2.2 钟控钟控RS触发器触发器（a）电电路路结结构构（b）逻辑逻辑符号符号图图6-3 钟钟控控RS触触发发器器G2G1QS CP RG3G4Q QS CP R S R Q Q6.2.
4、2 钟控钟控RS触发器触发器 CPS RQnQn+1功能功能说说明明00 0101Qn+1=Qn保持保持110 00 00 00101Qn+1=Qn保持保持110 10 10100Qn+1=0置置0111 01 00111Qn+1=1置置1111 11 1011*1*不允不允许许表表6-3 钟控钟控RS触发器状态转换真值表触发器状态转换真值表钟控钟控RS触发器的特性方程触发器的特性方程（6-1）6.2.2 钟控钟控RS触发器触发器 图图6-4 RS触发器触发器“空翻空翻”波形图波形图6.2.3 RS触发器的应用触发器的应用 （a）图图6-5 开关触点抖开关触点抖动动消除消除电电路路BVCCQR
5、2R1A S R +5VS 0VRQ 开关开关 接接A A 后后 开关开关 离开离开 A A打打 到到B B 开关开关 接接B B 后后 开关开关 离开离开 B B打打 到到A A 开关开关 接接A A 后后（b）6.3 D触发器触发器6.3.1 电平触发型电平触发型D触发器触发器 图图6-6 D触发器触发器（a）电路结构）电路结构 （b）逻辑符号）逻辑符号表表6-4 D触发器真值表（触发器真值表（CP=1时）时）（6-2）6.3.1 电平触发型电平触发型D触发器触发器 图图6-7 例例6-1的电路图与时序波形图的电路图与时序波形图【例例6-1】电平触发型电平触发型D触发器的电路如图触发器的电
6、路如图6-7所示，所示，D为输入信号，为输入信号，CP为时钟信号，设初始状态为为时钟信号，设初始状态为0，确定输出端，确定输出端Q的波形。的波形。解：解：在在CP=1时，时，Q输出端的信号总是和输出端的信号总是和D输入信号相同；而在输入信号相同；而在CP=0时，时，Q的输出保持原来的状态不变。故的输出保持原来的状态不变。故Q输出波形如图输出波形如图6-7所示。这可以用所示。这可以用QuartusII来验证。来验证。6.3.2 边沿触发型边沿触发型D触发器触发器 Q D CP 1D C1 D CP 1D C1 （a）上升沿触）上升沿触发发（b）下降沿触）下降沿触发发图图6-8 边边沿沿D触触发发
7、器器逻辑逻辑符号符号Q Q 6.3.2 边沿触发型边沿触发型D触发器触发器 Q 图图6-9 74LS74结构图结构图 图图6-10 7474的内部结构带异步清零端和异步置的内部结构带异步清零端和异步置1端的边沿端的边沿D触触6.3.2 边沿触发型边沿触发型D触发器触发器 Q 【例例6-2】图图6-11中为上升沿触发型中为上升沿触发型D触发器的输入信号和时钟脉冲波形，触发器的输入信号和时钟脉冲波形，设触发器的初始状态为设触发器的初始状态为0，确定输出信号，确定输出信号Q的波形。的波形。解：解：把握边沿触发型把握边沿触发型D触发器工作特性的关键是，确认每个时钟脉冲触发器工作特性的关键是，确认每个时
8、钟脉冲CP上升上升沿之后的输出状态等于该上升沿前一瞬间沿之后的输出状态等于该上升沿前一瞬间D信号的状态，此状态将保持到下信号的状态，此状态将保持到下一个时钟脉冲一个时钟脉冲CP上升沿到来时。由此可画出输出上升沿到来时。由此可画出输出Q的波形如图的波形如图6-11所示。所示。图图6-11 例例6-2波形图波形图 Q 【例例6-3】图图6-12为边沿为边沿D触发器构成的电路图，设触发器的初始状态触发器构成的电路图，设触发器的初始状态Q1Q0=00，试确定，试确定Q0及及Q1在时钟脉冲作用下的波形（参考图在时钟脉冲作用下的波形（参考图6-13）。最）。最后用后用QuartusII的时序仿真器验证，设
9、目标器件是的时序仿真器验证，设目标器件是EP2C5T144C8。图图6-12 例例6-3电路电路 图图6-13 例例6-3波形图波形图解：解：由于两个由于两个D触触发发器的器的输输入信号分入信号分别为别为另一个另一个D触触发发器的器的输输出，因此在确定出，因此在确定它它们们的的输输出端波形出端波形时时，应应分段交替画出分段交替画出Q0及及Q1的波形（的波形（图图6-13）。）。第第1个个CP脉冲到来脉冲到来时时，初始状，初始状态态Q1Q0=00，D0=1，D1=0，因此，因此Q0=1，Q1=0；第第2个个CP脉冲到来脉冲到来时时，现态现态Q1Q0=10，D0=1，D1=1，因此，因此Q0=1，
10、Q1=1；第第3个个CP脉冲到来脉冲到来时时，现态现态Q1Q0=11，D0=0，D1=1，因此，因此Q0=0，Q1=1；第第4个个CP脉冲到来脉冲到来时时，现态现态Q1Q0=01，D0=0，D1=0，因此，因此Q0=0，Q1=0。6.4 主从触发器主从触发器6.4.1 主从主从RS触发器触发器 Q 图图6-14 主从主从RS触触发发器器从触从触发发器器主触主触发发器器SRCPCPQ QS RQ Q Qm QmS RQQSCPR QQ等效等效6.4.1 主从主从RS触发器触发器 Q 工作原理可简述为：工作原理可简述为：（1）CP=1期间：期间：（6-3）（2）CP由由1变为变为0，即下降沿到来时
11、：，即下降沿到来时：（6-4）（3）CP=0期间：期间：6.4.2 主从主从JK触发器触发器 Q 图图6-15 主从主从JK触发器触发器（b）主从）主从JK触触发发器的器的逻辑逻辑符号符号 Q QS RQQQm QmS RQQJCP K（a）主从）主从JK触触发发器内部器内部电电路路J CP K Q QJ K 主主 从从6.4.2 主从主从JK触发器触发器 Q 表表6-5 主从主从JK触发器状态转换真值表（触发器状态转换真值表（CP下降沿时）下降沿时）（6-5）JKQnQn+1功能功能00000101保持保持00110100置置011000111置置111110110翻翻转转6.4.2 主从主
12、从JK触发器触发器 Q 图图6-16 主从主从JK触发器时序图触发器时序图在第在第1个个CP高电平期间，高电平期间，J1，K0，Qn+1 为为1；在第在第2个个CP高电平期间，高电平期间，J0，K1，Qn+1 置为置为0；在第在第3个个CP高电平期间，高电平期间，J1，K1，Qn+1 翻转为翻转为1；在第在第4个个CP高电平期间，高电平期间，J0，K0，Qn+1保持不变保持不变.6.4.3 边沿触发型边沿触发型JK触发器触发器 Q 图图6-17 下降沿触发的下降沿触发的JK触发器触发器6.4.3 边沿触发型边沿触发型JK触发器触发器 Q 图图6-18 下降沿触发型下降沿触发型JK触发器内部结构
13、触发器内部结构 6.4.3 边沿触发型边沿触发型JK触发器触发器 Q 图图6-19 触发器触发器74LS73和和74LS766.4.3 边沿触发型边沿触发型JK触发器触发器 Q 图图6-20 双上升沿双上升沿JK触发器触发器74LS73的内部结构的内部结构6.4.3 边沿触发型边沿触发型JK触发器触发器Q 图图6-21 上升沿上升沿JK触发器的仿真波形触发器的仿真波形6.4.3 边沿触发型边沿触发型JK触发器触发器 Q 图图6-22 例例6-4波形图波形图【例例6-4】设上升沿设上升沿JK触发器的初态为触发器的初态为0，输入信号波形如图，输入信号波形如图6-21所所示，试画出它的输出波形。示，
14、试画出它的输出波形。解：解：（1）以时钟）以时钟CP的上升降沿为基准，划分时间间隔，的上升降沿为基准，划分时间间隔，CP上升沿到来前上升沿到来前为现态，上升沿到来后为次态；为现态，上升沿到来后为次态；（2）每个时钟脉冲上升沿到来后，根据触发器的特性方程或状态转换）每个时钟脉冲上升沿到来后，根据触发器的特性方程或状态转换真值表确定其次态。输出波形如图真值表确定其次态。输出波形如图6-21所示。所示。Q 图图6-23 例例6-5电路图电路图【例例6-5】设上升沿设上升沿JK触发器电路如图触发器电路如图6-22所示，其初态为所示，其初态为0，输入，输入信号波形如图信号波形如图6-23所示，试画出它的
15、输出波形。所示，试画出它的输出波形。解：解：图图6-24 例例6-5仿真波形图仿真波形图6.4.3 边沿触发型边沿触发型JK触发器触发器 Q 图图6-25例例6-6逻辑电逻辑电路路图图【例例6-6】边沿边沿JK触发器触发器FF0和和FF1的连接如图的连接如图6-24所示，设两个触所示，设两个触发器的初始状态都是发器的初始状态都是0状态，试确定输出端状态，试确定输出端Q1、Q0的波形，并写出由这的波形，并写出由这些波形所表示的二进制序列。最后用些波形所表示的二进制序列。最后用QuartusII的时序仿真器验证，的时序仿真器验证，设目标器件是设目标器件是EP2C5T144C8。解：解：000 1
16、0 1 0 1 2 1 1 3 0 0 0 1 0 1 0 1 2 1 1 3 0 0 0二二进进制序列制序列二二进进制序列制序列图图6-26 例例6-6输出波形输出波形6.4.3 边沿触发型边沿触发型JK触发器触发器6.5 不同类型触发器的相互转换不同类型触发器的相互转换 Q 6.5.1 D触发器转换为触发器转换为JK、T和和T触发器触发器 图图6-27 用用D触发器构成的触发器构成的JK触发器触发器1D触发器转换成触发器转换成JK触发器触发器 Q 6.5.1 D触发器转换为触发器转换为JK、T和和T触发器触发器 表表6-6 T触发器真值表触发器真值表 2T触发器和触发器和T触发器触发器TQ
17、n+1功能功能说说明明01保持保持翻翻转转Qn+1功能功能说说明明翻翻转转表表6-7 T触发器真值表触发器真值表 Q 6.5.1 D触发器转换为触发器转换为JK、T和和T触发器触发器（a)用用D触发器构成的触发器构成的T触发器触发器 3.D触发器转换成触发器转换成T、T触发器触发器(b)用用D触发器构成的触发器构成的T触发器触发器图图6-28 T、T触发器触发器 Q 6.5.2 JK触发器转换为触发器转换为D触发器触发器图图6-29 JK触发器构成的触发器构成的D触发器触发器6.6 基于基于D触发器的简易滤波电路设计触发器的简易滤波电路设计 Q 图图6-30 频率概念说明图频率概念说明图1.信
18、号频率和周期的概念信号频率和周期的概念Tt如果如果t=1秒，则称此信号的频率秒，则称此信号的频率F=6 Hz。显然，频率与周期的关。显然，频率与周期的关系是倒数关系：系是倒数关系：F=1/T Q 图图6-31 在信号上升与下降沿含随机干扰抖动信号的信号在信号上升与下降沿含随机干扰抖动信号的信号2.去抖动电路设计去抖动电路设计图图6-32 消抖动电路消抖动电路 Q 图图6-33 消抖动电路仿真波形消抖动电路仿真波形3.时序仿真时序仿真图图6-34 设置时钟周期设置时钟周期 图图6-35 关闭分格限制关闭分格限制6.7 硬件延时电路硬件延时电路 Q 1.设计一个库元件设计一个库元件图图6-36 D
19、FF4四位寄存器电路四位寄存器电路 图图6-37 将将DFF4原理图电路转换成元件符号原理图电路转换成元件符号 Q 2.设计顶层电路设计顶层电路图图6-38 延时测试电路延时测试电路 Q 3.时序仿真时序仿真图图6-39 设置仿真用输入数据设置仿真用输入数据 Q 3.时序仿真时序仿真图图6-40 设置递增型输入数据时间间隔设置递增型输入数据时间间隔 Q 3.时序仿真时序仿真图图6-41 设置仿真信号数据表述格式设置仿真信号数据表述格式 Q 3.时序仿真时序仿真图图6-42 图图6-38电路仿真波形电路仿真波形 6.8 含触发器含触发器的的PLD结构结构 Q 6.8.1 通用可编程逻辑器通用可编
20、程逻辑器件件GAL图图6-43 GAL16V8的逻辑图的逻辑图 Q 6.8.1 通用可编程逻辑器件通用可编程逻辑器件GAL图图6-44 逻辑宏单元逻辑宏单元OLMC的逻辑结构图的逻辑结构图 Q 6.8.1 通用可编程逻辑器件通用可编程逻辑器件GAL 图图6-45 寄存器输出结构寄存器输出结构1寄存器模式寄存器模式图图6-46 寄存器模式组合双向输出结构寄存器模式组合双向输出结构 Q 6.8.1 通用可编程逻辑器件通用可编程逻辑器件GAL 图图6-47 组合输出双向结构组合输出双向结构2复合模式复合模式图图6-48 复合型组合输出结构复合型组合输出结构 Q 6.8.1 通用可编程逻辑器件通用可编
21、程逻辑器件GAL 图图6-50 输出反馈结构输出反馈结构 图图6-51 简单模式输出结构简单模式输出结构 3简单模式简单模式图图6-49 反馈输入结构反馈输入结构 Q 6.8.2 复杂可编程逻辑器件复杂可编程逻辑器件CPLD 图图6-52 MAX7000系列的单个宏单元结构系列的单个宏单元结构 Q 6.8.2 复杂可编程逻辑器件复杂可编程逻辑器件CPLD 图图6-53 MAX7128S的结构的结构1逻辑阵列块逻辑阵列块LAB Q 6.8.2 复杂可编程逻辑器件复杂可编程逻辑器件CPLD 2宏单元宏单元宏单元宏单元宏单元宏单元逻辑阵列逻辑阵列乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器全
22、局时钟信号。全局时钟信号。全局时钟信号由高电平有效全局时钟信号由高电平有效的时钟信号使能。的时钟信号使能。用乘积项实现一个阵列时钟。用乘积项实现一个阵列时钟。Q 6.8.2 复杂可编程逻辑器件复杂可编程逻辑器件CPLD 3扩展乘积项扩展乘积项扩展项扩展项共享扩展项共享扩展项并联扩展项并联扩展项图图6-54 共享扩展乘积项结构共享扩展乘积项结构 图图6-55 并联扩展项馈送方式并联扩展项馈送方式 Q 6.8.2 复杂可编程逻辑器件复杂可编程逻辑器件CPLD 4可编程连线阵列可编程连线阵列(PIA)不同的不同的LAB通过在可编程连线阵列通过在可编程连线阵列(PIA)上布线，以相互连接上布线，以相互
23、连接构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件中任何信号连接到其目的地。中任何信号连接到其目的地。5I/O控制块控制块 I/O控制块允许每个控制块允许每个I/O引脚单独被配置为输入、输出和双向引脚单独被配置为输入、输出和双向工作方式。所有工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地制，或者直接连到地(GND)或电源或电源(VCC)上。
24、上。Q 6.8.3 现场可编程门阵列现场可编程门阵列FPGA 1.查找表逻辑结构查找表逻辑结构图图6-56 FPGA查找表单元查找表单元图图6-57 FPGA查找表单元内部结构查找表单元内部结构 Q 6.8.3 现场可编程门阵列现场可编程门阵列FPGA 6.8 含触发器的含触发器的PLD结构结构2.Cyclone系列器件的基本结构系列器件的基本结构图图6-58 Cyclone LE结构图结构图 Q 3.Cyclone的的LE的工作模式的工作模式图图6-59 Cyclone LE普通模式普通模式 Q 3.Cyclone的的LE的工作模式的工作模式图图6-60 Cyclone LE动态算术模式动态
25、算术模式 Q 4.Cyclone的的LAB模块模块图图6-61 Cyclone LAB结构结构 Q 图图6-62 LAB阵列阵列4.Cyclone的的LAB模块模块5.Cyclone中的嵌入式模块中的嵌入式模块 Q 实实 验验6-1基于基于D触发器的机械键去抖动电路设计触发器的机械键去抖动电路设计 按照按照6.6节的流程，首先验证所有设计和仿真结论。然后将此设计使节的流程，首先验证所有设计和仿真结论。然后将此设计使用到一个机械按键上。此键可以是实验系统上一个未消抖动的键。要求按用到一个机械按键上。此键可以是实验系统上一个未消抖动的键。要求按此键后，此键后，FPGA能收到一个没有任何抖动或干扰脉
26、冲的键脉冲信号。为了能收到一个没有任何抖动或干扰脉冲的键脉冲信号。为了证明这个去抖动电路的可行性，可以利用附录证明这个去抖动电路的可行性，可以利用附录2介绍的实验系统上配置的介绍的实验系统上配置的计数器。如果一个键没有加去抖动处理，接入计数器后，可以从液晶屏上计数器。如果一个键没有加去抖动处理，接入计数器后，可以从液晶屏上看见，每按一次键后的计数值将远大于看见，每按一次键后的计数值将远大于1，而当键的输出通过，而当键的输出通过FPGA中已中已设计好的去抖动电路后，每按一次键，计数器计数只显示加设计好的去抖动电路后，每按一次键，计数器计数只显示加1，这表明去，这表明去抖动电路工作正常。当然也可以
27、设计其它方法来证实去抖动的有效性。抖动电路工作正常。当然也可以设计其它方法来证实去抖动的有效性。创建工程，绘制电路图，全程编译，对设计进行时序仿真，根据仿真波形创建工程，绘制电路图，全程编译，对设计进行时序仿真，根据仿真波形作说明，引脚锁定编译、编程下载于作说明，引脚锁定编译、编程下载于FPGA中，在实验系统上硬件验证。中，在实验系统上硬件验证。最后完成实验报告。最后完成实验报告。Q 实实 验验6-2设计一个能将信号延时设计一个能将信号延时800ns的延时电路的延时电路 按照按照6.7节的设计原理和流程，设计一个节的设计原理和流程，设计一个8通道延时电路，要求能将通道延时电路，要求能将信号延时
28、信号延时800ns。给出设计电路，计算工作时钟的频率。创建工程，绘制。给出设计电路，计算工作时钟的频率。创建工程，绘制电路图，全程编译，对设计进行时序仿真，根据仿真波形作说明，引脚锁电路图，全程编译，对设计进行时序仿真，根据仿真波形作说明，引脚锁定编译，编程下载于定编译，编程下载于FPGA中，在实验系统上实现硬件验证。最后完成实中，在实验系统上实现硬件验证。最后完成实验报告。验报告。若要实测延时若要实测延时800ns，可以利用附录，可以利用附录2介绍的实验系统上配置的脉宽测试介绍的实验系统上配置的脉宽测试功能来测定。功能来测定。Q 实实 验验6-3.由由RS触发器构成的多路抢答器设计触发器构成
29、的多路抢答器设计 根据第根据第6.2.3节的消除抖动开关的工作原理，用基本节的消除抖动开关的工作原理，用基本R-S触发器设计一个三触发器设计一个三路抢答器。使用的器件主要有：路抢答器。使用的器件主要有：74LS00一片，双一片，双-四输入与非门四输入与非门74LS20两片，两片，按键式开关按键式开关4个，指示灯（发光二极管）个，指示灯（发光二极管）3只只510 电阻电阻3个，个，1 k电阻电阻4个。抢个。抢答器的电路如图答器的电路如图E6-3所示，图中的每个所示，图中的每个RS触发器都由两个与非门构成。例如与非触发器都由两个与非门构成。例如与非门门4、5连接构成的连接构成的RS触发器既有接收功
30、能同时又具有保持功能，触发器既有接收功能同时又具有保持功能，S为手动清零控为手动清零控制开关，制开关，S1S3为抢答按钮开关。为抢答按钮开关。首先标出图首先标出图E6-3中各集成电路输入、输出端的引脚编号，然后按照电路图连中各集成电路输入、输出端的引脚编号，然后按照电路图连线，在实验系统上实现硬件验证，包括抢答功能、清零功能、互锁功能的验证。最线，在实验系统上实现硬件验证，包括抢答功能、清零功能、互锁功能的验证。最后完成实验报告，报告中要求分析后完成实验报告，报告中要求分析RS触发器如何实现接收、保持、输出信号功能，触发器如何实现接收、保持、输出信号功能，说明抢答器的工作原理，当抢答成功后各路
31、信号之间是如何实现互锁功能。说明抢答器的工作原理，当抢答成功后各路信号之间是如何实现互锁功能。思考题思考题1.由双输入与非门构成的保持电路，其输出状态都与哪些因素有关由双输入与非门构成的保持电路，其输出状态都与哪些因素有关?试写试写出功能表。出功能表。思考题思考题2.若改成六路抢答器，电路将做哪些改动若改成六路抢答器，电路将做哪些改动?思考题思考题3.能否增加其他功能，使抢答器更加实用。能否增加其他功能，使抢答器更加实用。Q 实实 验验图图E6-3 抢答器电路图抢答器电路图 Q 实实 验验6-4验证集成触发器的逻辑功能及相互转换的方法验证集成触发器的逻辑功能及相互转换的方法测试内容：测试内容：
32、(1)选用选用TTL器件双器件双D触发器触发器74LS74，其结构图见图，其结构图见图6-10。将。将D触发器的触发器的D、CLK、CLRN、PRN端分别接端分别接SW1SW4，输出端，输出端Q接接LED显示。验证显示。验证D触发触发器的置位功能、复位功能、同步触发功能。器的置位功能、复位功能、同步触发功能。(2)选用选用TTL器件双器件双JK触发器触发器74LS76，其结构图见图，其结构图见图6-19。将。将JK触发器的触发器的J、K、CLRN、PRN端分别接端分别接SW1SW4，输出端，输出端Q接接LED显示。验证显示。验证JK触发器触发器的置位、复位、保持和翻转功能。的置位、复位、保持和
33、翻转功能。(3)参照图参照图6-29，将，将JK触发器转换成触发器转换成D触发器，并验证其功能。触发器，并验证其功能。(4)参照图参照图6-26，将，将D触发器转换成触发器转换成JK触发器，并验证其功能。触发器，并验证其功能。(5)参照图参照图6-27和图和图6-27，将，将D触发器分别转换成触发器分别转换成T触发器和触发器和T触发器，并验触发器，并验证其功能。证其功能。(6)将两个触发器连接起来，用示波器观察记录将两个触发器连接起来，用示波器观察记录D触发器的输出波形触发器的输出波形1Q、2Q及及CP波形，理解二分频和四分频的概念。波形，理解二分频和四分频的概念。思考题思考题.用双用双D触发器设计构成三分频电路，观察和记录触发器设计构成三分频电路，观察和记录CP、1Q和和2Q的波形。的波形。谢谢观看/欢迎下载BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES.BY FAITH I BY FAITH