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1、 数字电子技术实验数字电子技术实验实验一实验一 基本逻辑门电路实验基本逻辑门电路实验燕山大学电子实验中心燕山大学电子实验中心一、基本逻辑门电路性能（参数）测试（一）实验目的（一）实验目的n.掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。n.熟悉TTL中、小规模集成电路的外型、管脚和使用方法。（二）实验所用器件二）实验所用器件n.二输入四与非门74LS00 1片n.二输入四或非门74LS02 1片n.二输入四异或门74LS86 1片（三）实验内容测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。测
2、试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。1.将器件的引脚与实验台的“地（GND）”连接，（四）实验提示1.将器件的引脚与实验台的“地（GND）”连接，将器件的引脚与实验台的十5连接。2.用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。3.将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为），指示灯灭表示输出高电平（逻辑为1）。燕山大学电子实验中心燕山大学电子实验中心（五）实验接线图及实验结果 74LS00中包含个二输入与非门，7402中包含个二输入或非门，7486中包含个二输入异或门，它们的引脚分配图见附
3、录。下面各画出测试7400第一个逻辑门逻辑关系的接线图及测试结果。测试其它逻辑门时的接线图与之类似。测试时各器件的引脚接地，引脚接十。图中的1、2接电平开关输出端，LED0是电平指示灯。燕山大学电子实验中心燕山大学电子实验中心1、测试74LS00逻辑关系接线图及测试结果燕山大学电子实验中心燕山大学电子实验中心2、测试74LS02逻辑关系接线图及测试结果燕山大学电子实验中心燕山大学电子实验中心3、测试74LS86逻辑关系接线图及测试结果燕山大学电子实验中心燕山大学电子实验中心二、TTL、HC和HCT器件的电压传输特性(一一)、实验目的、实验目的n .掌握TTL、HCT和 HC器件的传输特性。n
4、.掌握万用表的使用方法。(二二)、实验所用器件、实验所用器件n .六反相器片n .六反相器片n .六反相器片（三）、实验内容（三）、实验内容.测试TTL器件一个非门的传输特性。.测试HC器件一个非门的传输特性。.测试HCT器件一个非门的传输特性。（四）、实验提示.注意被测器件的引脚和引脚分别接地和十5。.将实验台上.电位器RTL的电压输出端连接到被测非门的输入端，RTL的输出端电压作为被测非门的输入电压。旋转电位器改变非门的输入电压值。.按步长0.2调整非门输入电压。首先用万用表监视非门输入电压，调好输入电压后，用万用表测量非门的输出电压，并记录下来。燕山大学电子实验中心燕山大学电子实验中心二
5、、TTL、HC和HCT器件的电压传输特性（五）、实验接线图及实验结果 .实验接线图由于 74LS04、74HC04和 74HCT04的逻辑功能相同，因此三个实验的接线图是一样的。下面以第一个逻辑门为例，画出实验接线图（电压表表示电压测试点）如右图燕山大学电子实验中心燕山大学电子实验中心二、TTL、HC和HCT器件的电压传输特性输入Vi(V)输出Vo74LS0474HC0474HCT040.00.2 1.21.44.85.0.输出无负载时74LS04、74HC04、74HCT04电压传输特性测试数据燕山大学电子实验中心燕山大学电子实验中心二、TTL、HC和HCT器件的电压传输特性.输出无负载时7
6、4LS04、74HC04和 74HCT04电压传输特性曲线。燕山大学电子实验中心燕山大学电子实验中心.比较三条电压传输特性曲线的特点。尽管只对三个芯片在输出无负载情况下进行了电压传输特性测试，但是从图.、图.和图.4所示的三条电压传输特性曲线仍可以得出下列观点:（1）74LS芯片的最大输入低电平V低于74HC芯片的最大输入低电平V，74LS芯片的最小输入高电平低于74HC芯片的最小输出高电平。（）74LS芯片的最大输入低电平、最小输入高电平与74HCT芯片的最大输入低电平、最小输出高电平相同。（）74LS芯片的最大输出低电平高于74HC芯片和74HCT芯片的最大输出低电平。74LS芯片的最小输
7、出高电平低于74HC芯片和74HCT芯片的最小输出高电平。（）74HC芯片的最大输出低电平、最小输出高电平 与 74HCT芯片的最大输出低电平、最小输出高电平相同。二、TTL、HC和HCT器件的电压传输特性 燕山大学电子实验中心燕山大学电子实验中心5在不考虑输出负载能力的情况下，从上述观点可以得出下面的推论（）74H CT芯片和74HC芯片的输出能够作为 74LS芯片的输入使用。（）74LS芯片的输出能够作为74HCT芯片的输入使用。实际上，在考虑输出负载能力的情况下，上述的推论也是正确的。应当指出，虽然在教科书中和各种器件资料中，74LS芯片的输出作为74HC芯片的输入使用时，推荐的方法是在
8、74LS 芯片的输出和十5电源之间接一个几千欧的上拉电阻，但是由于对74LS芯片而言，一个74HC输入只是一个很小的负载，74LS芯片的输出高电平一般在.5V4.5V之间，因此在大多数的应用中，74LS芯片的输出也可以直接作为74HC芯片的输入。二、TTL、HC和HCT器件的电压传输特性 燕山大学电子实验中心燕山大学电子实验中心三、逻辑门控制电路1.用与非门和异或门安装如图所示的电路。检验它的真值表，说明其功能。燕山大学电子实验中心燕山大学电子实验中心三、逻辑门控制电路2、用个三输入端与非门IC芯片74LS10安装如图所示的电路 从实验台上的时钟脉冲输出端口选择两个不同频率（约 7khz和 1
9、4khz）的脉冲信号分别加到0和1端。对应 和 端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出和（及/）的功能。燕山大学电子实验中心燕山大学电子实验中心实验二实验二 组合逻辑电路部件实验组合逻辑电路部件实验实验目的：掌握逻辑电路设计的基本方法 掌握EDA工具MAX-PlusII的原理图输入方法 掌握MAX-PlusII的逻辑电路编译、波形仿真的方法 燕山大学电子实验中心燕山大学电子实验中心组合逻辑电路部件实验组合逻辑电路部件实验实验内容 利用EDA工具MAX-PlusII的原理图输入法，分别输入74138、7483图元符号；建立74138、7483的仿真波形文件，并进行波形仿真，
10、记录波形；分析74138、7483逻辑关系。1)3-8译码器74138的波形仿真 2)4位二进制加法器7483的波形仿真 位二进制加法器集成电路 74LS83中，和 是两个位二进制数的输入端，Cout，S3,S2,S1,S0是位输出端。Cin是进位输入端，而Cout是进位输出端。（一）逻辑单元电路的波形仿真燕山大学电子实验中心燕山大学电子实验中心（二）简单逻辑电路设计 根据题目要求，利用EDA工具MAX-PlusII的原理图输入法，输入设计的电路图；建立相应仿真波形文件，并进行波形仿真，记录波形和输入与输出的时延差；分析设计电路的正确性。组合逻辑电路部件实验组合逻辑电路部件实验实验内容燕山大学
11、电子实验中心燕山大学电子实验中心1.设计一个2-4译码器E为允许使能输入线，A1、A2为译码器输入，Q0、Q1、Q2、Q3分别为输出，为任意状态。输入输出EA1A2Q0Q1Q2Q31111100001110110111011011111102-4译码器功能表如下燕山大学电子实验中心燕山大学电子实验中心2.设计并实现一个4位二进制全加器（1）二进制全加器原理 一个位二进制加法运算数字电路是由一个半加器和（1）个全加器组成。它把两个位二进制数作为输入信号。产生一个（1）位二进制数作它的和。如图所示。燕山大学电子实验中心燕山大学电子实验中心用全加器构成的位二进制加法器 图中和是用来相加的两n位输入信
12、号，n-1，n-1，n-2，2,1,0是它们的和。在该电路中对0和0相加是用一个半加器，对其它位都用全加器。如果需要串接这些电路以增加相加的位数，那么它的第一级也必须是一个全加器。燕山大学电子实验中心燕山大学电子实验中心（2）设计步骤 设计1位二进制全加器，逻辑表达式如下：Sn=AnBnCn-1 Cn=AnBnCn-1(AnBn)An是被加数，Bn是加数，Sn是和数，Cn是向高位的进位，Cn-1是低位的进位。利用1位二进制全加器构成一个4位二进制全加器燕山大学电子实验中心燕山大学电子实验中心3.交叉口通行灯逻辑问题的实现 图表示一条主干公路（东一面）与一条二级道路的交叉点。车辆探测器沿着A、B
13、、C和D线放置。当没有发现车辆时，这些敏感组件的输出为低电平0”。当发现有车辆时，输出为高电平“1”。交叉口通行灯根据下列逻辑关系控制:燕山大学电子实验中心燕山大学电子实验中心交叉口通行灯逻辑问题的实现（a）东一西灯任何时候都是绿的条件 （1）C和D线均被占用；（2）没有发现车辆；（3）当A、B线没同的占用时，C或D任一条线被占用；（b）南一北灯任问时候都是绿的条件 （1）A和B线均被占用，而C和D线均未占用或只占用 一条线；（2）当C和D均未被占用时，A或B任一条线被占用。燕山大学电子实验中心燕山大学电子实验中心交叉口通行灯逻辑问题的实现 电路应有两个输出端，南北（SN）和东西（EW），输出
14、高电平对应绿灯亮，输出低电平对应红灯亮。用敏感组件的输出作为逻辑电路输入信号，对所给的逻辑状态建立一个真值表，化简后得最简逻辑表达式，用与非门实现该电路、并用波形仿真设计电路的功能，分析其正确性之。燕山大学电子实验中心燕山大学电子实验中心4.设计一个7位奇/偶校验器 奇/偶校验代码是在计算机中常用的一种可靠性代码。它由信息码和一位附加位奇/偶校验位组成。这位校验位的取值(0或1)将使整个代码串中的1的个数为奇数（奇校验代码）或为偶数（偶校验代码）。燕山大学电子实验中心燕山大学电子实验中心(1)奇/偶校验位发生器 (A)奇/偶校验位发生器就是根据输入信息码产生相应的校验位。如图是4位信息码的奇校
15、验位发生器电路。可推知:当B3B4B2B1中的1的个数为偶数时此奇校验位发生器输出的校验位P为1，反之为0。代码分别为a0、a1、a2、a3、a4、a5、a6;奇校验位为P，偶校验位为E。逻辑表达式如下：/P=a0a1a2a3a4a5a6 E=P。(B)设计一个7位二进制奇/偶校验位发生器燕山大学电子实验中心燕山大学电子实验中心（2）奇/偶校验代码校验器 (A)奇/偶校验器用于检验奇(偶)校验代码在传送和存储中有否出现差错，它具有发现所有奇数个位数错的能力。(B)设计一个8位二进制奇校验器 代码分别为a0、a1、a2、a3、a4、a5、a6、/p的奇校验器。逻辑表达式如下：S=a0a1a2a3
16、a4a5a6P 显然，当校验器的输入代码a0a1a2a3a4a5a6 /p中1的个数为奇数时，校验器的输出S为1、反之S为0。燕山大学电子实验中心燕山大学电子实验中心5.设计一个四选一的（数据选择器）电路 数据选择器又称输入多路选择器、多路开关。它的功能是在选择信号的控制下，从若干路输入数据中选择某一路输入数据作为输出。燕山大学电子实验中心燕山大学电子实验中心E是选通使能端，A1、A0分别是选择信号端，D0、D1、D2、D3分别是四路数据，F是输出端。选通选择信号 四路数据 输出 EA1A0DF1 0000D0D3 D0001D0D3 D1010D0D3 D2011D0D3 D3一个四选一数据
17、选择器功能表燕山大学电子实验中心燕山大学电子实验中心6.设计一个1:4数据分配器 数据分配器的功能是在选通（G）和选择信号(Cn)线的控制下将一路输入数据（D）分别分配给相应的输出端（Yn）。燕山大学电子实验中心燕山大学电子实验中心G 是选通使能端，S1、S0分别是选择端，D是一路输入数据，Y0、Y1、Y2、Y3分别是选择的输出。输入输出GS1S0DY0Y1Y2Y31 1111000DD111001D1D11010D11D1011D111D1:4数据分配器功能表燕山大学电子实验中心燕山大学电子实验中心7.设计并实现2位二进制数字比较器功能描述：比较A1A0和B1B0两个2位二进制数：nEn使能
18、端，En=1有效。n当A1A0B1B0时，电路输出端E=1，其它情况时E=0；n当A1A0B1B0时，电路输出端L=1,其它情况时L=0；n当A1A0B1B0时，电路输出端S=1,其它情况时S=0；对设计的电路进行波形仿真,记录结果。燕山大学电子实验中心燕山大学电子实验中心实验三实验三 时序电路设计时序电路设计燕山大学电子实验中心燕山大学电子实验中心（一）触发器实验实验目的1掌握RS触发器、D触发器、JK触发器的工作原理。2学会正确使用RS触发器、D触发器、JK触发器。燕山大学电子实验中心燕山大学电子实验中心实验内容 1.用 74LS00构成一个 RS 触发器。给出R、S波形序列，进行波形仿真
19、，说明RS触发器的功能。2.D触发器DFF （或双D触发器74LS74中一个D触发器）功能测试。D触发器的输入端口CLR是复位或清零，PRN是（置位）；给定D（数据）、CLK（时钟）波形序列，进行波形仿真，记录输入与输出Q波形。说明D触发器是电平触发还是上升沿触发，分析原因。3.JK触发器JKFF（或双JK触发器74LS73、74LS76中一个JK触发器）功能测试与分析。JK触发器输入端口CLR是复位端，PRN是置位端，CLKS是时钟。给出CK，J，K的波形，仿真JK触发器的功能，说明JK触发器的CLK何时有效。D触发器74LS74是上升沿触发，JK触发器74LS73是下降沿触发 燕山大学电子
20、实验中心燕山大学电子实验中心（二）简单时序电路设计实验实验目的n学习利用EDA工具设计简单时序电路。n掌握简单时序电路的分析、设计、波形仿真、器件编程及测试方法燕山大学电子实验中心燕山大学电子实验中心实验内容1.用D触发器DFF（或74LS74）构成的4位二进制计数器（分频器）(1)输入所设计的4位二进制计数器电路并编译。(2)建立波形文件，对所设计电路进行波形仿真。并记录Q0、Q1、Q2、Q3的状态。(3)对所设计电路进行器件编程。将CLK引脚连接到实验系统的单脉冲输出插孔，4位二进制计数器输出端Q0、Q1、Q2、Q3连接到LED显示灯，CLR、PRN端分别连接到实验系统两个开关的输出插孔。
21、(4)由时钟CLK输入单脉冲，记录输入的脉冲数，同时观测 Q0、Q1、Q2、Q3对应LED显示灯的变化情况。燕山大学电子实验中心燕山大学电子实验中心2异步计数器 异步计数器是指输入时钟信号只作用于计数单元中的最低位触发器，各触发器之间相互串行，由低一位触发器的输出逐个向高一位触发器传递，进位信号而使得触发器逐级翻转，所以前级状态的变化是下级变化的条件，只有低位触发器翻转后才能产生进位信号使高位触发器翻转。燕山大学电子实验中心燕山大学电子实验中心1）计数器单元电路仿真a)用74LS93构成一个2位十六进制计数器，并进行波形仿真，74LS93图示如下。燕山大学电子实验中心燕山大学电子实验中心b)用
22、74LS90构成一个2位BCD码计数器，并进行波形仿真。n74LS90图示如下燕山大学电子实验中心燕山大学电子实验中心2）设计异步十进制计数器a)用JK触发器JKFF（或双JK触发器74LS73、7476）构成1位十进制计数器（或BCD计数器）燕山大学电子实验中心燕山大学电子实验中心JK触发器b)对所设计的计数器，建立相应波形文件，进行波形仿真。并记录计数值Q0、Q1、Q2、Q3的状态。c)对设计的计数器进行器件编程、连线，由时钟端 CLK输入单脉冲，测试并记录 Q0、Q1、Q2、Q3的状态变化，验证设计电路的正确性。燕山大学电子实验中心燕山大学电子实验中心3.移位寄存器n移位寄存器一种能寄存
23、二进制代码，并能在时钟控制下对代码进行右移或左移的同步时序电路。计算机执行四则运算和逻辑移位等指令少不了移位寄存器，此外，移位寄存器还可用于计算机的串行传输口的串并行信息转换电路。燕山大学电子实验中心燕山大学电子实验中心1)集成移位寄存器波形仿真 74LS95是4位并/串输入，并行输出，双向移位的移位寄存器。燕山大学电子实验中心燕山大学电子实验中心移位寄存器2)用JK触发器设计一个4位串行输入，并行输出右移寄存器。针对所设计电路建立相应的波形仿真文件，进行波形仿真，器件编程，验证所设计电路的正确性。3)用JK触发器设计4位并行输入，串行输出右移寄存器。对所设计的4位右移寄存器建立相应波形仿真文
24、件，进行波形仿真。燕山大学电子实验中心燕山大学电子实验中心4.自循环寄存器（1）用D触发器DFF（或74LS74）构成一个四位自循环寄存器。方法是第一级的 Q端接第二级的 D端，依次类推，最后第四级的Q端接第一级的D端。四个D触发器的CLK端连接在一起，然后接单脉冲时钟。（2）对设计的电路建立相应的波形仿真文件，进行波形仿真。将触发器Q0置1（即PRN0输入一个负脉冲），Q1、Q2、Q3清0（即CLR1、CLR2、CLR3输入一个负脉冲）。（3）进行器件编程（定义自循环寄存器的输入/输出引脚号）。（4）连线验证所设计电路的正确性 预置初始状态（与波形仿真相同），自循环寄存器的PRNi和CLRi
25、端连接到开关的电平输出插空，输入端CLK引脚连接到实验系统的单脉冲输出插孔，输出端Q0、Q1、Q2、Q3连接到LED显示灯。由时钟CLK输入端输入单脉冲，观察并记录Q0、Q1、Q2、Q3的状态变化。燕山大学电子实验中心燕山大学电子实验中心5同步计数器 所谓同步计数器是指计数器中各触发器统一使用同一输入输入时钟脉冲（计数脉冲）信号，在同一时刻所有触发器同时翻转并产生进位信号。燕山大学电子实验中心燕山大学电子实验中心(1)用74LS191构成一个2位十六进制计数器，并进行波形仿真。燕山大学电子实验中心燕山大学电子实验中心(2)用74LS160构成一个2位BCD码计数器，并进行波形仿真。燕山大学电子
26、实验中心燕山大学电子实验中心实验四 基于VHDL的基本逻辑电路设计实验目的：学会使用VHDL语言设计数字单元电路的方法。掌握用VHDL语言设计的数字单元电路的调试，波形仿真的方法。燕山大学电子实验中心燕山大学电子实验中心（一）基于VHDL的组合逻辑电路设计 用用VHDL语言编写实现下列器件功能的程序并进行编译、波形仿语言编写实现下列器件功能的程序并进行编译、波形仿真。真。1.二输入与非门2.三态门电路与总线缓冲器3.BCD-7段LED译码器4.设计一个1:4数据分配器（功能说明见实验二.(二).6）5.设计一个四位的全加器（功能说明见实验二.(二).2）6.设计一个7位奇偶校验电路（功能说明见
27、实验二.(二).4）7.数字比较器，设计4位二进制数字比较器 燕山大学电子实验中心燕山大学电子实验中心（二）基于VHDL的时序电路设计 用VHDL语言编写实现下列器件功能的程序并进行编译、波形仿真与器件编程，并测试其功能。（1）触发器和锁存器：设计一个D触发器（2）计数器，设计一位十进制计数器（BCD码计数器）注：注：VHDL程序范例程序范例见见附件附件1“六六进进制制计计数器数器”燕山大学电子实验中心燕山大学电子实验中心（二）时序电路设计（3）4位移位寄存器设计 a.4位右移寄存器功能要求，四位数据并行一次输入，串行右移依次输出，高位填充“0”。b.4位左移寄存器2功能要求，四位数据串行左移
28、依次输入，并行一次输出。燕山大学电子实验中心燕山大学电子实验中心VHDL语言设计范例燕山大学电子实验中心燕山大学电子实验中心实验五数字系统设计综合实验（一）设计一个十进制脉冲计数装置1电路元器件：燕山大学电子实验中心燕山大学电子实验中心(一)设计一个十进制脉冲计数装置2实验步骤（1）自行设计BCD-7段LED译码器、十进制计数器；（2）对所设计电路进行仿真、综合、编程下载；（3）将所设计的元器件进行连接，构成十进制计数器显示装置。燕山大学电子实验中心燕山大学电子实验中心3实验说明实验系统数码管显示模块：设计了6个共阴七段数码管如下图，数码管段选线LED_PORT（A、B、C、D、E、F、G、D
29、P）高电平有效，数码管位选线LED_CS（LED1、LED2、LED3、LED4、LED5、LED6）高电平有效。燕山大学电子实验中心燕山大学电子实验中心（二）设计一个1位BCD加法器并显示计算结果的装置 1元器件：BCD-7段LED译码器，7段共阴数码显示器，进位指示灯（亮表示有进位，灭表示无进位），BCD码加法器，电平开关（4bit2）。2实验要求 该装置输入两路BCD数据（被加数与加数）后，再输入一个启动运算脉冲，加法器完成加法运算并将运算结果显示出来（7段LED显示和数，LED指示灯显示进位,若输入数据不是BCD数，应显示错误符E）。燕山大学电子实验中心燕山大学电子实验中心（三）设计一
30、个检测10bits代码中“1”的个数并显示检测结果的装置要求：设计检测10位二进制代码中“1”的个数的检测器，检测结果经BCD-7段译码器，在数码管显示检测结果。利用实验系统的资源，对设计的电路进行组装和功能检测。燕山大学电子实验中心燕山大学电子实验中心（四）设计一个10秒定时器并显示及时数的装置任务与要求：设计一个四兆分频器，十进制计数器，BCD-7段译码器，利用实验系统的资源，对设计的电路进行组装和功能检测。定时器要求有启动定时器工作的按钮。燕山大学电子实验中心燕山大学电子实验中心（五）设计1秒移动一位的10bit循环跑马灯装置 任务与要求：设计一个1秒移动一位的10位循环移位寄存器，并用LED指示灯观察移动效果。利用实验系统的资源，对设计的电路进行组装和功能检测。燕山大学电子实验中心燕山大学电子实验中心（六）数字钟设计 任务与要求：充分利用CPLD实验系统提供的硬件资源，用VHDL语言（或VHDL语言与组合逻辑图像结合）设计一个分（两位）、秒（两位）计时器。燕山大学电子实验中心燕山大学电子实验中心Maxplus2使用整体流程原理图设计（或VHDL）编译波形仿真器件选择编译管脚分配编译下载燕山大学电子实验中心燕山大学电子实验中心