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1、第五章第五章 时序逻辑电路时序逻辑电路5.1 时序逻辑电路的分析时序逻辑电路的分析5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用5.3 同步时序逻辑电路设计同步时序逻辑电路设计本章小结本章小结5.1 时序逻辑电路的分析时序逻辑电路的分析5.1.1 时序逻辑电路概述时序逻辑电路概述在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输人，而且还和电路原来状态有关系的电路，都叫时序逻的输人，而且还和电路原来状态有关系的电路，都叫时序逻辑电路，简称时序电路。也就是说，时序逻辑电路除了具备辑电路，简称时序电路。也就是说，时序逻辑电路除了具备组
2、合逻辑电路的基本功能外，还必须具备对过去时刻的状态组合逻辑电路的基本功能外，还必须具备对过去时刻的状态进行记忆的功能。具有记忆功能的部件称为存储电路，主要进行记忆的功能。具有记忆功能的部件称为存储电路，主要由各类触发器构成。由各类触发器构成。下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析时序逻辑电路的结构枢图如时序逻辑电路的结构枢图如图图5-1所示，图中组合逻辑电路所示，图中组合逻辑电路部分的输入包括外部输入和内部输入两部分，外部输入部分的输入包括外部输入和内部输入两部分，外部输入x1、x2、xi是整个时序逻辑电路的输入，内部输入是整个时序逻辑电路的输入，内部输入y1、y2、yn是存储
3、电路部分的输出，它反映了时序逻辑电路过去是存储电路部分的输出，它反映了时序逻辑电路过去时刻的状态；组合逻辑电路部分的输出也包括外部输出和内时刻的状态；组合逻辑电路部分的输出也包括外部输出和内部输出两部分，外部输出部输出两部分，外部输出z1、z2、zi是整个时序逻辑电是整个时序逻辑电路的输出，内部输出路的输出，内部输出w1、w2、wk作为存储电路部分的作为存储电路部分的输入。输入。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析在时序电路中，在时序电路中，“状态状态”是一个重要概念，它可以分为外部是一个重要概念，它可以分为外部状态和内部状态两种。通常，外部状态由组合逻辑电路部分状态
4、和内部状态两种。通常，外部状态由组合逻辑电路部分的外部输出的外部输出z1、z2、zi的合确定，内部状态由存储电路的合确定，内部状态由存储电路的输出即组合逻辑电路部分的内部输入的组合确定。一般说的输出即组合逻辑电路部分的内部输入的组合确定。一般说到时序逻辑电路的状态，指的都是其内部状态。到时序逻辑电路的状态，指的都是其内部状态。时序逻辑电路可用输出方程、驱动方程和状杰方程加以描述。时序逻辑电路可用输出方程、驱动方程和状杰方程加以描述。输出方程：输出方程：驱动方程：驱动方程：上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析状态方程：状态方程：上述方程中，上述方程中，tn和和tn+1分
5、别表示相邻的两个离散时间，分别表示相邻的两个离散时间，X(tn)、Y(tn)、Z(tn)和和W(tn)分别表示当前时刻的外部输入、内部分别表示当前时刻的外部输入、内部输入、外部输出和内部输出，输入、外部输出和内部输出，Y(tn+1)表示下一时刻的内表示下一时刻的内部输入。由于时序逻辑电路的状态一般由其内部输入部输入。由于时序逻辑电路的状态一般由其内部输入(即存储即存储电路的输出电路的输出)的组合确定，所以，的组合确定，所以，Y(tn)和和Y(tn+1)分别表分别表示时序逻辑电路当前时刻的内部状态和下一时刻的内部状态，示时序逻辑电路当前时刻的内部状态和下一时刻的内部状态，前者称为时序逻辑电路的前
6、者称为时序逻辑电路的“现态现态”，后者称为时序逻辑电路，后者称为时序逻辑电路的的“次态次态”。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析时序逻辑电路按其不同的状态改变方式，可以分为同步时序时序逻辑电路按其不同的状态改变方式，可以分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中有统一的时钟脉冲有统一的时钟脉冲(CP)，所有触发器的状态变化在同一个时，所有触发器的状态变化在同一个时钟脉冲控制下同时发生。在异步时序逻辑电路中，没有统一钟脉冲控制下同时发生。在异步时序逻辑电路中，没有统一的时钟脉冲，状态的改变直接依
7、赖于输入脉冲或电位信号，的时钟脉冲，状态的改变直接依赖于输入脉冲或电位信号，存储电路中的触发器状态变化并不同时发生。异步时序逻辑存储电路中的触发器状态变化并不同时发生。异步时序逻辑电路又可分为脉冲型和电位型两类，考虑到实际应用，本章电路又可分为脉冲型和电位型两类，考虑到实际应用，本章所讲到的异步时序逻辑电路实例仅为脉冲型时序逻辑电路。所讲到的异步时序逻辑电路实例仅为脉冲型时序逻辑电路。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析时序逻辑电路按其输入与输出关系的不同，又可分为时序逻辑电路按其输入与输出关系的不同，又可分为Mealy(米利米利)型时序逻辑电路和型时序逻辑电路和Mo
8、ore(摩尔摩尔)型时序逻辑型时序逻辑电路。在电路。在Mealy型时序逻辑电路中，输出型时序逻辑电路中，输出Z(tn)是外部输入是外部输入X(tn)的函数，同时也是当前状态的函数，同时也是当前状态Y(tn)的函数，即的函数，即Z(tn)=F X(tn)，Y(tn)，在，在Moore型时序逻辑电路中，输出型时序逻辑电路中，输出Z(tn)仅是当前状态仅是当前状态Y(tn)的函数，而与当前输入的函数，而与当前输入X(tn)无关，即无关，即Z (t)=F Y(tn)；或者根本就不存在独立设置的输出；或者根本就不存在独立设置的输出Z(tn)，而以电路的状态，而以电路的状态Y(tn)直接作为输出。直接作为
9、输出。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析5.1.2 时序逻辑电路的分析方法时序逻辑电路的分析方法时序逻辑电路的分析方法就是根据已知的时序逻辑电路，从时序逻辑电路的分析方法就是根据已知的时序逻辑电路，从中找出状态中找出状态y1、y2、yn转换及转换及z1、z2、zi输出变输出变化的规律，从而探明电路逻辑功能，以便得到该电路工作特化的规律，从而探明电路逻辑功能，以便得到该电路工作特性的详尽说明。按照时序逻辑电路的定义，可知第性的详尽说明。按照时序逻辑电路的定义，可知第4章介绍的章介绍的触发器实质上就是一种时序逻辑电路，因为其状态输出触发器实质上就是一种时序逻辑电路，因为
10、其状态输出Qn+1不仅和输入有关，还取决于触发器本身原来的状态不仅和输入有关，还取决于触发器本身原来的状态Qn，所以，所以时序逻辑电路的功能表示方法同触发器的逻辑功能表示方法时序逻辑电路的功能表示方法同触发器的逻辑功能表示方法大同小异，主要用状态方程、状态转移表、状态图和时序图大同小异，主要用状态方程、状态转移表、状态图和时序图加以描述。加以描述。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析状态转移表是描述时序逻辑电路的重要工具，考虑到状态转移表是描述时序逻辑电路的重要工具，考虑到Mealy型和型和Moore型时序电路略有区别，它们的状态转移表可分别型时序电路略有区别，它们的
11、状态转移表可分别表示成表示成表表5-1和和表表5-2。表中。表中X表示输入信号表示输入信号X的第的第i种组种组合，合，n个输入信号有个输入信号有2n种输入信号组合。种输入信号组合。Si表示表示k个状态量值个状态量值的组合。的组合。共有共有2k个状态。个状态。Sii表示表示Xi和和Si所对应的状态，且所对应的状态，且Sii和和Si常常用用k位二进制代码表示。位二进制代码表示。Zii表示表示Xi和和Si所对应的输出值。所对应的输出值。时序逻辑电路的一般分析步骤如下时序逻辑电路的一般分析步骤如下:上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析(1)明确电路的组成部分及输入、输出信号，
12、确定电路类型。明确电路的组成部分及输入、输出信号，确定电路类型。(2)由电路中组合逻辑电路部分的逻辑关系，列出每个触发由电路中组合逻辑电路部分的逻辑关系，列出每个触发器的驭动方程。器的驭动方程。(3)将驱动方程代入特征方程，得到各触发器次态将驱动方程代入特征方程，得到各触发器次态Qn+1的逻的逻辑表达式，即为时序逻辑电路的状态方程。辑表达式，即为时序逻辑电路的状态方程。(4)列出电路输出列出电路输出z1、z2、zi的逻辑表达式，即为时序的逻辑表达式，即为时序逻辑电路的输出方程。逻辑电路的输出方程。(5)将每个触发器的初态及输入的各种可能组合，直接代入将每个触发器的初态及输入的各种可能组合，直接
13、代入其次态逻辑表达式及输出逻辑表达式，由此画出电路的状态其次态逻辑表达式及输出逻辑表达式，由此画出电路的状态转移表及状态图。转移表及状态图。(6)用语言或时序图描述电路特征。用语言或时序图描述电路特征。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析以下通过实例来说明各种类型的时序逻辑电路的分析过程。以下通过实例来说明各种类型的时序逻辑电路的分析过程。5.1.3 时序逻辑电路分析举例时序逻辑电路分析举例【例例5-1】分析分析图图5-2所示的时序逻辑电路的功能。图中各所示的时序逻辑电路的功能。图中各触发器均为触发器均为TTL下降沿触发的下降沿触发的JK触发器。触发器。解电路分析过程
14、如下。解电路分析过程如下。(1)电路由电路由3个个JK触发器和一个与门组成，每个触发器的触触发器和一个与门组成，每个触发器的触发输入端相连后接同一个时钟脉冲发输入端相连后接同一个时钟脉冲CP，电路中无输入变量，电路中无输入变量，输出输出C仅取决于触发器的状态，所以该电路是仅取决于触发器的状态，所以该电路是Moore型同步型同步时序逻辑电路。时序逻辑电路。(2)根据电路中每个触发器输人信号的来源，列出其驱动方根据电路中每个触发器输人信号的来源，列出其驱动方程，即每个触发器输入信号的逻辑表达式为程，即每个触发器输入信号的逻辑表达式为:上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析注
15、意，注意，TTL电路中输入端悬空，相当于接电路中输入端悬空，相当于接“1”，故，故K1=K3=1。(3)JK触发器特性方程为触发器特性方程为:，将各触，将各触发器的驭动方程代入其中，列出各触发器次态逻辑表达式发器的驭动方程代入其中，列出各触发器次态逻辑表达式(即即电路的状态方程电路的状态方程)为为:上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析(4)电路中输出电路中输出C直接从直接从Q3引出，其输出方程为引出，其输出方程为C=。(5)将将3个触发器初态的个触发器初态的8种可能组合种可能组合000111，直接代入，直接代入其次态逻辑表达式及输出逻辑表达式，从中导出其次态逻辑表达式
16、及输出逻辑表达式，从中导出表表5-3中的中的电路状态转移表。因该电路无输入变量，所以状态转移表中电路状态转移表。因该电路无输入变量，所以状态转移表中次态仅有一栏。次态仅有一栏。从状态转移表可以看出，电路的状态转移过程从状态转移表可以看出，电路的状态转移过程 为：为：000 001 010 011 100(000)(循环）循环）101 010 110010 111 000上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析电路状态电路状态 为为001011时，输出时，输出C=0；为为100111时，输出时，输出C=1。由此便可画出由此便可画出该电路的状态图如该电路的状态图如图图5-3所
17、示。状态图中的有向线段由现态所示。状态图中的有向线段由现态指向次态，有向线段上的标注表示现态时的输出值，标注指向次态，有向线段上的标注表示现态时的输出值，标注“/”上方空缺表示状态转移与输入无关，即该电路为上方空缺表示状态转移与输入无关，即该电路为Moore型同步时序逻辑电路。型同步时序逻辑电路。上一页返回下一页5.1 时序逻辑电路的分析时序逻辑电路的分析(6)从状态转移表和状态图可以看出，该电路每来从状态转移表和状态图可以看出，该电路每来5个时钟脉个时钟脉冲，状态从冲，状态从000开始，经开始，经001、010、011、100，又返回，又返回000形成循环；状态形成循环；状态101、110、
18、111为非循环状态，由它为非循环状态，由它们发出的有向线段均指向循环体中的某一状态。除了电源刚们发出的有向线段均指向循环体中的某一状态。除了电源刚接通时可能出现这些状态外，一旦电路正常工作就不可能再接通时可能出现这些状态外，一旦电路正常工作就不可能再出现这些状态，若将表示电路状态的出现这些状态，若将表示电路状态的3位二进制数代码位二进制数代码000100看成十进制数看成十进制数04,该电路就是一个模该电路就是一个模5同步计数同步计数器，即逢五进一的计数器，输出器，即逢五进一的计数器，输出C为其进位。为了更清楚地了为其进位。为了更清楚地了解电路的工作过程，可以画出该电路的时序图如解电路的工作过程
19、，可以画出该电路的时序图如图图5-4所示。所示。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析【例例5-2】分析分析图图5-5所示时序逻辑电路的功能。所示时序逻辑电路的功能。解电路分析过程如下。解电路分析过程如下。(1)电路由两个电路由两个T触发器和若干与门组成，电路输出触发器和若干与门组成，电路输出Zn既与触既与触发器状态有关，还与电路输入发器状态有关，还与电路输入Xn有关。该电路为有关。该电路为Mealy型同型同步时序逻辑电路。步时序逻辑电路。(2)列出驭动方程列出驭动方程:。(3)驱动方程代入驱动方程代入T触发器特性方程，得到电路的状态方程为触发器特性方程，得到电路的状态
20、方程为:上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析(4)写出电路的输出方程为写出电路的输出方程为:(5)将两个触发器的将两个触发器的4种可能组合种可能组合0011，代入状态方程及，代入状态方程及输出逻辑表达式，可得到电路的状态转移表，见输出逻辑表达式，可得到电路的状态转移表，见表表5-4。若。若用用S0、S1、S2和和S3分别表示电路现态分别表示电路现态 为为00、01、10和和11，则可画出，则可画出图图5-6所示的状态图。所示的状态图。(6)照样可以对电路的逻辑功能进行直观和形象描述。例如，照样可以对电路的逻辑功能进行直观和形象描述。例如，已知输入序列已知输入序列Xn为
21、为10101，可求出相应状态序列和输出序，可求出相应状态序列和输出序列列Zn假设电路起始状态为假设电路起始状态为11，根据状态图可知电路状态序列，根据状态图可知电路状态序列为为S3S0S0S1S1S2，也可求出相应输出序列，也可求出相应输出序列Zn为为10000。假设起始状态为。假设起始状态为00，可自行求出相应状态序列和，可自行求出相应状态序列和输出序列。输出序列。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析由状态图还可看出，当由状态图还可看出，当Xn=0时，状态维持不变；当时，状态维持不变；当Xn=1时，状态发生转换。时，状态发生转换。假如假如Xn固定取固定取1值，并预置
22、电路在值，并预置电路在S0状态，那么随着状态，那么随着CP的作的作用，状态将按用，状态将按:循环转换，并且每循环转换，并且每4个个CP脉冲作用后输出一个进位脉冲，故脉冲作用后输出一个进位脉冲，故知此电路逻辑功能是可控模知此电路逻辑功能是可控模4加法计数器。加法计数器。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析【例例5-3】分析分析图图5-7所示电路的逻辑功能。所示电路的逻辑功能。解：解：(1)触发器触发器F，的脉冲来自于，的脉冲来自于CP，而触发器，而触发器F2的脉冲来自于的脉冲来自于Q1。另外，该电路直接触发的触发器的状态。另外，该电路直接触发的触发器的状态Q2和和Q1，
23、为输，为输出，电路中无输入变量。所以，这是一个出，电路中无输入变量。所以，这是一个Moore型异步时序型异步时序逻辑电路。逻辑电路。(2)列出电路的驱动方程：列出电路的驱动方程：T1=1，T2=1上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析(3)将各触发器的驱动方程代入将各触发器的驱动方程代入T触发器特征方程触发器特征方程Qn+1=TQn，得到电路的状态方程（由于是异步时序逻辑，得到电路的状态方程（由于是异步时序逻辑电路，应列出脉冲信号的逻辑表达式）为：电路，应列出脉冲信号的逻辑表达式）为：(4)电路没有独立的输出变量，可不写输出方程。电路没有独立的输出变量，可不写输出方程。
24、(5)将两个触发器的将两个触发器的4种可能组合代入状态方程，并结合各触种可能组合代入状态方程，并结合各触发器时钟脉冲信号变化情况，可列出电路状态转移表见发器时钟脉冲信号变化情况，可列出电路状态转移表见表表5-5，画出的状态图如，画出的状态图如图图5-8所示。所示。上一页 下一页返回5.1 时序逻辑电路的分析时序逻辑电路的分析(6)从状态转移表和状态图可以看出，该电路到来从状态转移表和状态图可以看出，该电路到来4个脉冲，个脉冲，状态从状态从00开，经过开，经过01、10、11又返回又返回00形成循环，若将形成循环，若将状态状态0011看成是十进制数看成是十进制数03,该电路则是一个模该电路则是一
25、个模4异步异步计数器，工作在计数状态，在实际应用中主要起分频作用。计数器，工作在计数状态，在实际应用中主要起分频作用。分频的一般概念是由给定的信号来获得另一个信号，且前面分频的一般概念是由给定的信号来获得另一个信号，且前面的频率是后面的整数倍。的频率是后面的整数倍。图图5-9是画出的时序图，可以看出，是画出的时序图，可以看出，第一级输出信号第一级输出信号Q1的频率的频率f1是时钟频率是时钟频率fen的一半，第二级输的一半，第二级输出信号出信号Q2的频率的频率f2是是fen的的1/4，一般来说，一般来说，n个触发器级联个触发器级联起来的分频作用是起来的分频作用是fn=fen(1/2)n。上一页返
26、回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用在数字系统中，常见的时序部件主要有寄存器和计数器，且在数字系统中，常见的时序部件主要有寄存器和计数器，且多为同步时序电路。本节主要介绍它们的组成、功能及应用。多为同步时序电路。本节主要介绍它们的组成、功能及应用。5.2.1 寄存器寄存器寄存器是用以暂存二进制代码寄存器是用以暂存二进制代码(如计算机中的数据、指令等如计算机中的数据、指令等)的电路，它可分为锁存器、基本寄存器和移位寄存器的电路，它可分为锁存器、基本寄存器和移位寄存器3类。寄类。寄存器能实现对数据的清除、接收、保存和输出等功能，移位存器能实现对数据的清除、接收、保存和输出等功能，
27、移位寄存器除了这些功能外还具有数据移位功能。寄存器除了这些功能外还具有数据移位功能。下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用寄存器主要由触发器和一些控制门组成，一个触发器能存放寄存器主要由触发器和一些控制门组成，一个触发器能存放一位二进制代码，要寄存一位二进制代码，要寄存n位二进制代码，用位二进制代码，用n个触发器即可。个触发器即可。由于寄存器电路结构都比较简洁且有规则，因此可以从触发由于寄存器电路结构都比较简洁且有规则，因此可以从触发器和门电路的基本功能出发对其工作原理直接进行分析，而器和门电路的基本功能出发对其工作原理直接进行分析，而不必按照时序逻辑电路的分析方法去生
28、搬硬套。不必按照时序逻辑电路的分析方法去生搬硬套。1.锁存器锁存器若干个触发器接有统一的时钟信号若干个触发器接有统一的时钟信号CP，而数据接收端保持相，而数据接收端保持相对独立，这样在同一次对独立，这样在同一次CP脉冲作用下，电路能同时接收若干脉冲作用下，电路能同时接收若干位数据并存储起来，这种电路称为锁存器。位数据并存储起来，这种电路称为锁存器。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用图图5-10是一个是一个4位锁存器的逻辑电路，图中位锁存器的逻辑电路，图中4个时钟型个时钟型D触触发器可以寄存发器可以寄存4位二进制数。当位二进制数。当CP为高电位时，为高电位时，
29、D3D0。数。数据可分别送人据可分别送人F3F0。触发器，使。触发器，使Q3Q0的状态与输入数据的状态与输入数据一致，从而达到锁存数据的目的。当一致，从而达到锁存数据的目的。当CP为低电位时，触发器为低电位时，触发器状态保持不变，即状态保持不变，即锁存器大多由时钟型锁存器大多由时钟型D触发器构成，有些锁存器还带有输出触发器构成，有些锁存器还带有输出三态门。三态门。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用2.基本寄存器基本寄存器通常所说的寄存器指的就是基本寄存器。通常所说的寄存器指的就是基本寄存器。图图5-11所示是一个所示是一个带公共时钟和复位的带公共时钟和复位的
30、6位寄存器逻辑电路。该寄存器由位寄存器逻辑电路。该寄存器由6个下个下降沿触发器构成，在降沿触发器构成，在CP下降沿的作用下，每个触发器能接收下降沿的作用下，每个触发器能接收各自数据输人端的信号。一旦寄存了这些数据，寄存器便能各自数据输人端的信号。一旦寄存了这些数据，寄存器便能将它们保存，直到下一个将它们保存，直到下一个CP下降沿到达，有新的数据送入为下降沿到达，有新的数据送入为止。图中的寄存器复位信号止。图中的寄存器复位信号 接到每个触发器的复位端，当接到每个触发器的复位端，当 =0时，可使所有触发器同时复位时，可使所有触发器同时复位(即置即置“0”)。寄存器一般。寄存器一般是由边沿脉冲触发的
31、，而锁存器一般由电平脉冲触发，这是是由边沿脉冲触发的，而锁存器一般由电平脉冲触发，这是由它们不同的适用场合决定的，也是两者的区别所在。由它们不同的适用场合决定的，也是两者的区别所在。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用3.移位寄存器移位寄存器在时钟信号的控制下，所寄存的数据依次向左在时钟信号的控制下，所寄存的数据依次向左(由低位向高位由低位向高位)或向右或向右(由高位向低位由高位向低位)移位的寄存器，称为移位寄存器。根移位的寄存器，称为移位寄存器。根据移位方向的不同，移位寄存器可分为单向移位寄存器和双据移位方向的不同，移位寄存器可分为单向移位寄存器和双向移位寄
32、存器，单向移位寄存器又分为左移寄存器和右移寄向移位寄存器，单向移位寄存器又分为左移寄存器和右移寄存器。存器。1)单向移位寄存器单向移位寄存器图图5-12所示为由上升沿触发的维持所示为由上升沿触发的维持-阻塞型阻塞型D触发器构成的触发器构成的4位单向左移寄存器电路。位单向左移寄存器电路。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用其中低位触发器的输出端其中低位触发器的输出端Q依次接到相邻移位触发器的依次接到相邻移位触发器的D端，端，即即 ，最低位触发器的，最低位触发器的D端作为串行数据输入端，最端作为串行数据输入端，最高位触发器的口端作为串行数据输出端。高位触发器的口端
33、作为串行数据输出端。每次移位脉冲上升沿到来时，输人数据的一位移入每次移位脉冲上升沿到来时，输人数据的一位移入F0，同时，同时每个触发器的状态也移给相邻高位触发器，假设输入数据为每个触发器的状态也移给相邻高位触发器，假设输入数据为1011，那么在移位脉冲的作用下，移位寄存器中数据的移，那么在移位脉冲的作用下，移位寄存器中数据的移位情况见位情况见表表5-6。可以看到，当来过。可以看到，当来过4个个CP脉冲以后，脉冲以后，1011这这4位数据恰好全部移入寄存器中，这时，可以从位数据恰好全部移入寄存器中，这时，可以从4个个触发器的触发器的Q端得到并行的数据输出。如果要得到串行的输出端得到并行的数据输出
34、。如果要得到串行的输出信号，则只要再输入信号，则只要再输入4个时钟脉冲，个时钟脉冲，4位数据便可依次从串行位数据便可依次从串行输出端输出端Q3送出去。这就是串行输出方式。送出去。这就是串行输出方式。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用因此，图因此，图5-12所示的电路也叫做串行输入，串、并行输出的所示的电路也叫做串行输入，串、并行输出的单向移位寄存器。单向移位寄存器。移位寄存器的输入同样可以采用并行输入方式。移位寄存器的输入同样可以采用并行输入方式。图图5-13就是就是一个串、并行输入，串行输出的移位寄存器。在并行输入时，一个串、并行输入，串行输出的移位寄存器
35、。在并行输入时，采用的是双拍接收方式，第一步先用零脉冲通过触发器的采用的是双拍接收方式，第一步先用零脉冲通过触发器的 端，把所有触发器置端，把所有触发器置0，第二步再利用接收脉冲通过，第二步再利用接收脉冲通过 端输入端输入数据。数据。2)双向移位寄存器双向移位寄存器在在图图5-14所示的移位寄存器中，数据既可以从所示的移位寄存器中，数据既可以从F3向向F0方向方向逐位右移逐位右移(高位向低位高位向低位)，也可以从，也可以从F0向向F3方向逐位左移方向逐位左移(低低位向高位位向高位)，所以它是一个双向移位寄存器。，所以它是一个双向移位寄存器。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时
36、序逻辑部件及应用当右移信号为当右移信号为1时，与或非门左边的与门打开，高位触发器的时，与或非门左边的与门打开，高位触发器的 端经与或非门反相反加到高位触发器的端经与或非门反相反加到高位触发器的D输入端，所以在移输入端，所以在移位脉冲到来时，数据右移；反之，若左移信号为位脉冲到来时，数据右移；反之，若左移信号为1，则移位脉，则移位脉冲到来时，数据左移。输入是反码，经与或非门反相后变成冲到来时，数据左移。输入是反码，经与或非门反相后变成原码存放在寄存器中；如果输入为原码，则寄存储器中存储原码存放在寄存器中；如果输入为原码，则寄存储器中存储的就是反码。的就是反码。4.寄存器的应用寄存器的应用寄存器的
37、应用较广泛，特别是移位寄存器，不仅可将串行数寄存器的应用较广泛，特别是移位寄存器，不仅可将串行数据转换成并行数据，或将并行数据转换成串行数据，而且还据转换成并行数据，或将并行数据转换成串行数据，而且还可以很方便地构成移位寄存器型的计数器、分频器和脉冲序可以很方便地构成移位寄存器型的计数器、分频器和脉冲序列发生器等，这里只对移位寄存器的应用做简单介绍。列发生器等，这里只对移位寄存器的应用做简单介绍。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用将移位寄存器的串行输出反馈到它的串行输入端，就构成了将移位寄存器的串行输出反馈到它的串行输入端，就构成了环形计数器。环形计数器。图
38、图5-15所示为在右移寄存器基础上构成的所示为在右移寄存器基础上构成的3位位右移环形计数器电路。右移环形计数器电路。计数器工作前，加一个置初态负脉冲，使触发器初态计数器工作前，加一个置初态负脉冲，使触发器初态Q2 Q1 Q0=100。此后，每来一个。此后，每来一个CP脉冲上升沿，各触发器状态脉冲上升沿，各触发器状态循环右移一位，即循环右移一位，即 由于每过由于每过3个个CP脉冲，电路状态就循环一周，所以这是一个模脉冲，电路状态就循环一周，所以这是一个模3计数计数器。另外，从该电路的工作时序图器。另外，从该电路的工作时序图(如如图图5-16所示所示)可以看出，可以看出，各触发器的输出信号频率均为
39、各触发器的输出信号频率均为CP脉冲频率的脉冲频率的1/3，所以这，所以这又是一个三分频电路。又是一个三分频电路。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用若将移位寄存器的串行反相输出反馈到它的串行输入端就构若将移位寄存器的串行反相输出反馈到它的串行输入端就构成了扭环形计数器。成了扭环形计数器。图图5-17所示为在右移寄存器基础上构成所示为在右移寄存器基础上构成的的3位右移扭环形计数器电路。位右移扭环形计数器电路。计数器工作前，加一个复位负脉冲，使触发器初态计数器工作前，加一个复位负脉冲，使触发器初态Q2Q1Q0=000。此后，每过一个。此后，每过一个CP脉冲上升沿，
40、各触发器脉冲上升沿，各触发器状态循环右移一位，即状态循环右移一位，即 由于由于来来3个个CP脉冲，电路状态变为脉冲，电路状态变为 Q2Q1Q0=111，再来，再来3个个CP脉冲，电路状态循环一周变为脉冲，电路状态循环一周变为 Q2Q1Q0=000，所以这是一，所以这是一个模个模6计数器，即六分频电路，该电路的工作时序如计数器，即六分频电路，该电路的工作时序如图图5-18所示。所示。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用5.2.2 计数器计数器计数器是能够记忆输入脉冲个数的电路，它的应用十分广泛，计数器是能够记忆输入脉冲个数的电路，它的应用十分广泛，从小型数字仪表
41、到大型数字电子计算机几乎无所不在，是现从小型数字仪表到大型数字电子计算机几乎无所不在，是现代数字系统中不可缺少的部分。代数字系统中不可缺少的部分。1.计数器的分类计数器的分类根据触发器时钟作用方式的不同，计数器可分为同步计数器根据触发器时钟作用方式的不同，计数器可分为同步计数器和异步计数器。同步计数器中所有触发器的时钟脉冲输入端和异步计数器。同步计数器中所有触发器的时钟脉冲输入端接统一的时钟脉冲源，所有应翻转的触发器在同一个时钟脉接统一的时钟脉冲源，所有应翻转的触发器在同一个时钟脉冲作用下同时翻转；异步计数器中触发器状态的翻转并不按冲作用下同时翻转；异步计数器中触发器状态的翻转并不按统一的时钟
42、脉冲同时进行。统一的时钟脉冲同时进行。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用根据计数循环长度的不同，计数器又可分为二进制计数器和根据计数循环长度的不同，计数器又可分为二进制计数器和N进制计数器。对于由进制计数器。对于由n个触发器组成的计数器来说，若其计个触发器组成的计数器来说，若其计数过程中按二进制数据自然态序循环遍历了数过程中按二进制数据自然态序循环遍历了2n个独立状态，个独立状态，则称这种计数器为则称这种计数器为n位二进制计数器，又称为模位二进制计数器，又称为模2n进制计数进制计数器；若其计数过程中经历的独立状态数不为器；若其计数过程中经历的独立状态数不为2
43、n，则称这种计，则称这种计数器为非二进制计数器，或者称为数器为非二进制计数器，或者称为N(N 2n)与进制计数器，与进制计数器，如十进制计数器、十二进制计数器等。如十进制计数器、十二进制计数器等。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用根据计数过程中数字增减规律的不同，计数器还可分为加法根据计数过程中数字增减规律的不同，计数器还可分为加法计数器、减法计数器和可逆计数器计数器、减法计数器和可逆计数器3种。加法计数器每输入一种。加法计数器每输入一个脉冲进行一次加个脉冲进行一次加1计算；减法计数器每输入一个脉冲进行一计算；减法计数器每输入一个脉冲进行一次减次减1计算；而
44、可逆计数器能在控制信号作用下或者作加法计计算；而可逆计数器能在控制信号作用下或者作加法计数、或者作减法计数。数、或者作减法计数。2.同步计算器同步计算器同步计数器是典型的同步时序逻辑电路，其分析方法与一般同步计数器是典型的同步时序逻辑电路，其分析方法与一般时序电路完全相同。下面以同步二进制加法计数器、减法计时序电路完全相同。下面以同步二进制加法计数器、减法计数器、可逆计数器和同步十进制加法计数器为例来加以分析。数器、可逆计数器和同步十进制加法计数器为例来加以分析。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用1)同步二进制加法计数器同步二进制加法计数器同步二进制触发器一
45、般由同步二进制触发器一般由T触发器组成，触发器组成，图图5-19给出的是一给出的是一个个3位同步二进制加法计数器，由位同步二进制加法计数器，由3个接成个接成T形的形的JK触发器和触发器和一个与门组成，一个与门组成，CP是输入计数脉冲，电路靠触发器的状态是输入计数脉冲，电路靠触发器的状态(Q2Q1Q0)来表示输出脉冲个数，没有另外的输出端。来表示输出脉冲个数，没有另外的输出端。图中各触发器的信号输入端图中各触发器的信号输入端Ji和和Ki相连，作为共同的信号输相连，作为共同的信号输入端入端T。从触发器的特征方程表达式。从触发器的特征方程表达式 也可看出，当也可看出，当JK触发器的输入端触发器的输入
46、端J、K连在一连在一起作为共同的输入端起作为共同的输入端T时，实质上已经构成了时，实质上已经构成了T触发器。触发器。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用由电路图列出的数器中，触发器的驱动方程表达式如下：由电路图列出的数器中，触发器的驱动方程表达式如下：根据根据JK触发器的特征方程及驱动方程，可进一步列出电路中触发器的特征方程及驱动方程，可进一步列出电路中各触发器的状态方程式：各触发器的状态方程式：上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用设计数器电路初始状态为设计数器电路初始状态为“000”，由电路的状态方程可列出，由电路的状态方程
47、可列出其状态转移表见其状态转移表见表表5-7。表中还列出了计数时钟脉冲数。表中还列出了计数时钟脉冲数N和和驭动信号驭动信号Ti(=Ji=Ki)，根据状态转移表，可画出电路的根据状态转移表，可画出电路的工作时序图如工作时序图如图图5-20所示。电路的状态图关系比较简单，此所示。电路的状态图关系比较简单，此处从略。处从略。2)同步二进制减法计数器同步二进制减法计数器图图5-21给出的是给出的是3位同步二进制减法计数器电路，由上升沿位同步二进制减法计数器电路，由上升沿触发的触发的JK触发器组成。触发器组成。由电路图可列出计数器中各触发器的驭动方程表达式如下由电路图可列出计数器中各触发器的驭动方程表达
48、式如下:上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用根据根据JK触发器的特征方程及驭动方程，可进一步列出电路中触发器的特征方程及驭动方程，可进一步列出电路中各触发器的状态方程表达式为各触发器的状态方程表达式为:设计数器电路初始状态为设计数器电路初始状态为“111”，由电路的状态方程可列出，由电路的状态方程可列出其状态转移表见其状态转移表见表表5-8。3位二进制减法计数器电路的工作时位二进制减法计数器电路的工作时序图如序图如图图5-22所示。所示。上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用3)同步二进制可逆计数器同步二进制可逆计数器 图图5-
49、23是是3位同步二进制可逆计数器电路，是由位同步二进制可逆计数器电路，是由3位同步二位同步二进制加法计数器进制加法计数器(上升沿型上升沿型)和减法计数器合并在一起，再增和减法计数器合并在一起，再增加一些控制门组成的，加一些控制门组成的，X作为加作为加/减控制信号，控制计数器作减控制信号，控制计数器作加法计数或者作减法计数。由电路图可列出计数器中各触发加法计数或者作减法计数。由电路图可列出计数器中各触发器的驭动方程表达式为器的驭动方程表达式为:上一页 下一页返回5.2 常见时序逻辑部件及应用常见时序逻辑部件及应用以上驭动方程当以上驭动方程当X=1时，与加法计数器的完全相同；当时，与加法计数器的完
50、全相同；当X=0时，又与减法计数器的完全相同，所以通过改变控制输入时，又与减法计数器的完全相同，所以通过改变控制输入X的值，即可有选择地实现加法计数或减法计数的功能。的值，即可有选择地实现加法计数或减法计数的功能。4)同步十进制加法计数器同步十进制加法计数器状态数状态数X=10，状态代码采用二一十进制编码的计数器称为，状态代码采用二一十进制编码的计数器称为十进制计数器。由于二一十进制编码的种类较多，因而相应十进制计数器。由于二一十进制编码的种类较多，因而相应的十进制计数器也可以各式各样，这里仅介绍使用最多的的十进制计数器也可以各式各样，这里仅介绍使用最多的8421编码的十进制加法计数器。编码的