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1、3D DRAM 封装技术的应用作者：Biao Cai、Vipinchandra Patel、Edmund D.Blackshear，IBM服务器系统的需求推动了3D DRAM 技术的进展。新一代技术提供了形状因子（即几何尺寸和形状）、电气和功率性能方面的优势。同时也带来了更为复杂的设计、新的装配技术和失效机理。最佳的3D DRAM 技术是由这种优势、成本、入市时间和可靠性的综合权衡决定的。本文详尽分析了用于DDR2、DDR3 和未来服务器存储系统的最佳3D DRAM 技术的特征。TSV（硅通孔）DRAM 阵列堆叠有望带来超级的功率性能，这可能是意义重大的市场推动力。文中还论述了对这一未来技术的
2、权衡和工艺发展趋势。服务器系统的需求推动3D DRAM 技术服务器系统存储量至少每代增长2X。系统空间体积配置限制了存储器插座/模块的总数，因此要求增长存储器模块密度。近几年来，“下一代芯片缩小”减缓和成本交叉点在模块密度增长要求和 DRAM 芯片密度增长之间产生了差距，并且正在扩大（图1），为 3D DRAM 技术创造了应用空间。DDR2 3D 封装技术DDR2 存储器原来是用BGA 单片封装。有互为竞争的二种DDR2 3D 技术：BGA 堆叠（叠层封装）和引线键合芯片堆叠。二者均是2005 年左右在IBM 服务器平台中引入的。BGA 堆叠（叠层封装）在 IBM 服务器平台中采用了几种BGA
3、 堆叠设计（图2）。这些设计有一个共同点，即封装独立的 DRAM 芯片。没有芯片级老化功能时，单一封装可实现堆叠工艺前的老化，这对维持堆叠封装良率非常重要。当新一代DRAM 芯片良率仍处于上升阶段时，缺乏KGD（已知好芯片）对堆叠封装良率来说是一个问题。BGA 堆叠提供了这一问题的解决途径。到2004 年，一些封装分包公司已开发了BGA 堆叠技术。采用第三方BGA 堆叠服务，存储器供应商获得了“入市时间”的优势。良率和入市时间的优势是BGA 堆叠技术的首要市场推动因素。Low Profile是市场的重要推动因素对于高密度DDR2 存储模块，常要热/冷却增强措施（图3）。热槽和散热器占用了Z 空
4、间，增加了空气流通的阻力。为使Z 空间分配适于热增强并有足够的空气流动，要求Low Profile 3D DRAM 堆叠封装。热管理/冷却对 DDR2 服务器存储子系统设计是极其关键的，因而高度优势是市场的重要推动因素。VLP(Very Low Profile)存储器模块外形主要是为叶型服务器机箱设计引入的。VLP 模块外形减少了元件安置和走线所需的电路板面积。因此，高密度VLP 存储模块应用要求具有小外形(x,y)3D DRAM 堆叠封装。BGA 堆叠与芯片堆叠BGA 堆叠技术为老化/良率优势付出的代价是几何尺寸和形状。某些 BGA 堆叠设计实现了JEDEC 标准引脚，代价是需要附加Z 高度
5、(图 2)。与叠层封装方法比较，芯片堆叠设计将单个芯片堆叠，固有的优点是更薄、更小。只允许高良率DRAM 晶圆用于DDP（Dual Die Package）和 QDP（Qual Die Package）是控制堆叠封装良率的典型方法，业已证明该方法对 DDP 是有效的。但 QDP 良率仍是个问题。为了说明芯片良率对QDP 良率的影响，公式1 是假定有缺陷的DRAM 芯片是 QDP 良率减少的唯一因素。良率问题已是DDR2 QDP成为小规模溢价技术的限制因素了。QDP yield=(Die yield)4=(DDP yield)21 DDR2 芯片堆叠技术存储器供应商开发了各种引线键合芯片堆叠设计
6、。根据芯片排列方向，这些设计可分为上/下或上/上。上/下 DDP 是从 BOC（Board on Chip）BGA 结构发展来的，完全启用了成熟的 BOC 装配工艺技术元素：底部芯片装配几乎与BOC 一样。工艺开发的主要挑战是处理顶部芯片用的长键合引线。通过优化引线键合和密封工艺，存储器供应商开发出充分的工艺能力控制顶部芯片长引线弯曲。上/下 DDP 堆叠具有最佳3D 技术的特性，如物理尺寸形状小、满意的堆叠封装良率、比较短的开发周期、资本投入需求近于零、附加堆叠装配成本低和优良的堆叠封装可靠性。但是，上/下结构不能延伸到支持4 层 DRAM 堆叠。此外，上/下 DDP 存在固有的电气问题。上
7、、下芯片的电气通道不对称。上/下 DDP 支持的数据速率极限可能是800Mbps。依据引线键合方案，上/上 DRAM 堆叠设计可以分为二类：短引线和长引线（图2）。短引线结构需要在BEOL 阶段有附加的材料层(RDL：Re Distribution Layer)，以将引线键合焊盘扇出到芯片边缘。对于短引线结构，处理键合引线与隔离的相互作用是直截了当的，这对采用这一结构的一些存储器供应商是很重要的优点。本文将着重于上/上/短引线。为简化起见，本文后面提到的上/上就代表上/上/短引线。上/上DRAM 堆叠封装开发过去一直是颇有挑战性的。几何设计、隔离/芯片附着材料选择和装配工艺开发需要广义FEM（
8、有限元模块）和DoF（试验设计）。RDL、晶圆划片、芯片粘附、薄引线键合和密封等工艺优化对堆叠封装的质量/可靠性性能是至关重要的。尽管需要坚实的工程资源，上/上 DRAM 堆叠封装不会要求很大的投资。某些DRAM 供应商能将厂内现有制造设备及能力延伸用于规模制造上/上 DDR2 堆叠封装。我们认为上/上 D(Q)DP 是目前用于服务器存储系统最复杂的DRAM 3D 技术。像环氧芯片粘附/隔离材料的树脂分隔一样，可靠性设计工作对发现设计疏漏是很重要的。在装配应力和电源通断引起的热-机械应力的作用下，封装芯片相互作用可能引起划片微裂扩展。这些问题通过优化设计和改进工艺是完全可以解决的，例如硅隔离、
9、FOW（Film Over Wire）和芯片粘附/密封材料优化解除底部芯片上的应力。3D DDR2 折中矩阵图 4 总结了 DDR 堆叠封装的各项折中因素，特别标出对服务器应用有关键作用的因素。芯片堆叠在物理尺寸和形状方面的优点是固有的，这是非常重要的市场驱动力。随着质量/可靠性的改善，芯片堆叠逐步超越BGA 堆叠而成为服务器应用领域的主导技术。DDR3 和未来的 3D DRAM 封装技术DDR3 存储器在2008 年进入服务器应用。DDR3 数据速率的增长对现有的DRAM 堆叠技术产生了不确定性。上/下 DDP 在支持高数据速率方面存在固有不足。存储器领域的供应商很少有对将上/下 DDP 延
10、伸到支持1333Mbps抱乐观态度的，而将最主要的开发力量置于上/上 DDP。存储器产业也在进行关于RDL 布局设计/材料优化和凸点/引线键合的内封装混合互连开发工作。先进RDL 和新互连方案将会把上/上 DDP 推进到支持1333Mbps，可能达 1600Mbps。TSV DRAM 阵列堆叠概念TSV 堆叠封装设计采用焊球凸点将堆叠与衬底键合，有可能把键合引线完全消除。通过最大限度减少（或消除）键合引线，TSV 堆叠技术有望不仅使DRAM 堆叠封装更小，而且能支持更高数据速率。Advanced Device Development Division、NEC Electronics、Elpid
11、a Memory 和 Oki Electric Industry 提出了 DRAM 阵列堆叠的概念（图5）。4 片(或更多)DRAM 核心芯片通过TSV 堆叠，并与另外的外围电路接口芯片一起键合到衬底上（图5(a)）。接口芯片可与底部 DRAM 核心芯片集成形成主从结构（图5(b)）。两种结构均集成DRAM 外围电路，减少了 I/O 缓冲器和寄存器，从而减少了功率。一些 DRAM 供应商已经开发了基于FOW 或硅隔离的薄D(Q)DP 技术。我们期待基于引线键合的芯片堆叠技术能支持最大高度1.2mm 的 DDP 和最大高度1.5mm 的 QDP。预计这些堆叠封装高度对于研制中的最复杂DDR3 存
12、储器热增强/冷却结构是足够了。因此，单独形状因子好将不能为采用TSV DRAM 提供足够理由。功率/热问题支配着服务器存储系统设计方法。TSV DRAM 阵列堆叠技术节省功率的优点对于 DDR3 和未来服务器存储系统设计十分重要。对于高密度高速服务器存储模块，优良的功率性能是TSV 阵列堆叠技术的重要市场推动力。TSV DRAM 阵列堆叠开发的挑战对于 TSV DRAM 阵列堆叠，关键要素有通孔形成/填充、晶圆减薄、凸点形成和芯片与芯片/衬底的键合等。为了将TSV DRAM 阵列堆叠从概念转变为生产，需要在制造设备和重大研发工作方面投资。为满足服务器可靠性要求，TSV DRAM 封装需要证明关
13、键结构（如硅通孔、微凸点、芯片与芯片/衬底键合、底充材料层和RDL）的完整性。芯片与封装互连的处理对 TSV DRAM 封装可靠性是至关重要的，因为通孔形成和金属填充将改变DRAM芯片的机械性质。微凸点键合和底充的处理对最大限度减少DRAM 芯片有源层上的压力点颇为关键。薄DRAM 芯片引起的VRT（可变保持时间）问题是另一个需要解决的可靠性事项。DRAM TSV 堆叠良率将影响加于每一封装的装配成本。需要开发电气维修或其它提高良率方法以便控制装配成本。DDR3 和未来 DRAM 3D 技术的折中架构图 6 着重指出了对于服务器存储系统DDR3（和未来的DRAM）3D 技术的关键折中因素。节省
14、功率的优点是服务器存储系统设计者使存储器供应商采用TSV 阵列堆叠的最重要推动力。但是，这种进展要求大量投资和新装配技术的开发。新失效机理也需融合在开发阶段。TSV DRAM 阵列堆叠装配工艺开发趋势TSV DRAM 阵列堆叠开发早期的思路是尽量减少DRAM 器件结构的修改、尽量减少暴露于提高的装配温度下、并尽可能利用成熟的装配技术和现有的设备。图7 总结了装配工艺发展趋势。为了尽量减少或避免DRAM 结构的修改，早期产品的工艺流程会在FEOL 后、最后的金属工艺前（或甚至在最后的金属工艺后）有通孔形成工艺。早期产品不会选择直接Cu 键合，这是考虑到高装配温度引起对DRAM 器件特性的损害。为缩短工艺开发周期，早期产品的堆叠方法可能是芯片对芯片（C2C），某些存储器供应商也可能会选择引线键合用于堆叠与衬底互连。