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1、微机微机(wi j)原理及接口技术原理及接口技术第一页，共65页。第六章 8086/88微处理器教学重点 基本引脚和功能8086/88子系统的基本配置 总线(zn xin)时序第1页/共65页第二页，共65页。中央中央处理处理器器8088协处协处理器理器8087总线总线驱动驱动器器总线总线控制控制器器8288RAM存储存储器器ROM存储存储器器8 级级中断中断电路电路4通道通道DMA8 通道通道定时定时/计数器计数器喇叭喇叭电路电路键盘键盘接口接口 8个个扩扩展展插插座座CBABDB时钟时钟信号信号发生器发生器8284一、一、一、一、IBM PC/XTIBM PC/XT机主板结构机主板结构机主
2、板结构机主板结构第2页/共65页第三页，共65页。二、二、二、二、IBM PC/XTIBM PC/XT的控制的控制的控制的控制(kngzh)(kngzh)核心核心核心核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制控制器器8288时钟时钟信号信号发生器发生器8284数据数据收发收发器器CBABDB第3页/共65页第四页，共65页。6.1 8086的引脚及其功能(gngnng)外部特性表现在其引脚信号上，学习(xux)时请特别关注以下几个方面：引脚的功能 信号的流向 有效电平 三态能力指引指引(zhyn)脚信号脚信号的定义、作用；通常的定义、作用；通常采用
3、英文单词或其缩采用英文单词或其缩写表示写表示信号从芯片向外输出，信号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有上升、下降边沿有效效输出正常的低电平、高输出正常的低电平、高电平外，还可以输出高电平外，还可以输出高阻的第三态阻的第三态第4页/共65页第五页，共65页。6.1.1 8086的两种工作(gngzu)模式两种工作模式构成两种不同规模的应用两种工作模式构成两种不同规模的应用(yngyng)(yngyng)系统系统最小工作模式最小工作模式构成小规模的应用构成小规模的应用(yngy
4、ng)(yngyng)系统系统80868086本身提供所有的系统总线信号本身提供所有的系统总线信号最大工作模式最大工作模式构成较大规模的应用构成较大规模的应用(yngyng)(yngyng)系统，例如系统，例如可以接入数值协处理器可以接入数值协处理器8087808780868086和总线控制器和总线控制器82888288共同形成系统总线共同形成系统总线信号信号第5页/共65页第六页，共65页。IBM PC/XTIBM PC/XT的控制的控制的控制的控制(kngzh)(kngzh)核心核心核心核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制控制器器8288
5、时钟时钟信号信号发生器发生器8284数据数据收发收发器器CBABDB第6页/共65页第七页，共65页。6.1.1 8086的两种组态(z ti)模式（续）两种组态利用(lyng)MN/MX引脚区别MN/MX接高电平为最小组态模式MN/MX接低电平为最大组态模式两种组态下的内部操作并没有区别第7页/共65页第八页，共65页。8086的引脚图12345678910111213141516171819204039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 A
6、D2 AD1 AD0 NMI INTR CLK GNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R (S1)DEN (S0)ALE(QS0)INTA (QS1)TESTREADYRESET8086第8页/共65页第九页，共65页。最小工作(gngzu)模式的引脚信号1.1.数据和地址引脚2.2.读写控制(kngzh)引脚3.3.中断请求和响应引脚4.4.总线请求和响应引脚5.5.其它引脚5类不同类不同(b tn)的引脚：的引脚：第9页/共65页第十页，共6
7、5页。1.数据(shj)和地址引脚AD15AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟(shzhng)周期输出存储器或I/O端口的地址A15A0其他时间用于传送数据D15D0 第10页/共65页第十一页，共65页。1.数据(shj)和地址引脚（续2）A19/S6A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期(zhuq)输出高4位地址A19A16在访问外设的第一个时钟周期(zhuq)全部输出低电平无效其他时间输出状态信号S6S3第11页/共65页第十
8、二页，共65页。BHE/S7BHE(Byte High Enable)控制是否进行高位字节数据传送，它与地址总线的A0组合(zh)控制数据操作的宽度和类型。BHEA0操 作涉及的数据线00读/写从偶数地址开始的一个字D15D001读/写奇数地址的一个字节D15D80110读/写从奇数地址开始一个字先读/写奇地址字节后读/写偶地址字节D15D8D7D010读/写偶数地址的一个字节D7D011无效第12页/共65页第十三页，共65页。状态(zhungti)引脚的定义其中S7未使用(shyng)，S6为0表示8086CPU占用总线，S5输出IF的状态S4 S3指明CPU正在使用(shyng)的段寄存
9、器如表所示。S4S3CPU使用段寄存器00ES01SS10CS11DS第13页/共65页第十四页，共65页。2.2.读写控制读写控制(kngzh)(kngzh)引脚引脚ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚有效时，表示复用引脚：AD15AD0和A19/S6A16/S3正在传送(chun sn)地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址锁存起来第14页/共65页第十五页，共65页。2.读写控制(kngzh)引脚（续1）M/IO（Memory/Input and Output）存储器或I/O访问，
10、输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供(tgng)16位I/O口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19A0提供(tgng)20位存储器地址 第15页/共65页第十六页，共65页。2.2.读写控制读写控制(kngzh)(kngzh)引脚（续引脚（续2 2）WR（Write）写控制，输出、三态、低电平有效(yuxio)有效(yuxio)时，表示CPU正在写出数据给存储器或I/O端口RD（Read）读控制，输出、三态、低电平有效(yuxio)有效(yuxio)时，表示CPU正在从存储器或I/O端口读入数据 第16页/共65页第
11、十七页，共65页。2.读写控制(kngzh)引脚（续3）M/IO、WR和RD是最基本的控制(kngzh)信号组合后，控制(kngzh)4种基本的总线周期总线周期总线周期M/IO WRRD存储器读存储器读高高高高低低存储器写存储器写高高低低高高I/O读读低低高高低低I/O写写低低低低高高第17页/共65页第十八页，共65页。2.2.读写控制读写控制(kngzh)(kngzh)引脚（续引脚（续4 4）READY READY 存储器或存储器或I/OI/O口就绪，输入、高电平有效口就绪，输入、高电平有效在总线操作周期中，在总线操作周期中，8086 CPU8086 CPU会在第会在第3 3个时钟周个时钟
12、周期的前沿测试该引脚期的前沿测试该引脚如果测到高有效，如果测到高有效，CPUCPU直接进入第直接进入第4 4个时钟周期个时钟周期如果测到无效如果测到无效(wxio)(wxio)，CPUCPU将插入等待周期将插入等待周期TwTwCPUCPU在等待周期中仍然要监测在等待周期中仍然要监测READYREADY信号，有效信号，有效则进入第则进入第4 4个时钟周期，否则继续插入等待周个时钟周期，否则继续插入等待周期期TwTw。T1T2T3TWT4TiT1T2等待周期空闲周期一个总线周期第18页/共65页第十九页，共65页。2.读写控制(kngzh)引脚（续5）DENDEN（DataEnableDataEn
13、able）数据传送允许，输出、三态、低电平有效数据传送允许，输出、三态、低电平有效有效时，表示当前数据总线上正在有效时，表示当前数据总线上正在(zhngzi)(zhngzi)传送数传送数据，可利用他来控制对数据总线的驱动据，可利用他来控制对数据总线的驱动 DT/RDT/R（DataTransmit/ReceiveDataTransmit/Receive）数据发送数据发送/接收，输出、三态接收，输出、三态该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向高电平时数据自高电平时数据自CPUCPU输出（发送）输出（发送）低电平时数据输入低电平时数据输入CPUCPU（接收）（接收）第19页/
14、共65页第二十页，共65页。3.3.中断请求和响应中断请求和响应(xingyng)(xingyng)引脚引脚INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别(jbi)较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽第20页/共65页第二十一页，共65页。3.中断请求和响应(xingyng)引脚（续1）INTA（Interrupt Acknowledge）可屏蔽中断响应，输出(shch)、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断
15、响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线 第21页/共65页第二十二页，共65页。3.中断请求和响应(xingyng)引脚（续2）NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过(tnggu)他向CPU申请不可屏蔽中断服务 第22页/共65页第二十三页，共65页。4.总线请求(qngqi)和响应引脚HOLD总线保持(boch)（即总线请求），输入、高电平有效
16、有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权 第23页/共65页第二十四页，共65页。4.总线(zn xin)请求和响应引脚（续1）HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放(shfng)此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权 第24页/共65页第二十五页，共65页
17、。5.5.其它其它(qt)(qt)引脚引脚RESET复位(f wi)请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8086复位(f wi)后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H第25页/共65页第二十六页，共65页。5.其它(qt)引脚（续1）CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时(dn sh)信号。8086的标准工作时钟为5MHzIBM PC/XT机的8086采用了4.77MHz的时钟，其周期约为210ns 第26页/共65页第二十七页，共65页。5.其它(qt)引脚（续2）Vcc电源
18、输入(shr)，向CPU提供5V电源GND接地，向CPU提供参考地电平MN/MX（Minimum/Maximum）组态选择，输入(shr)接高电平时，8086引脚工作在最小组态；反之，8086工作在最大组态 第27页/共65页第二十八页，共65页。5.其它(qt)引脚（续3）TESTTEST测试，输入、低电平有效测试，输入、低电平有效该引脚与该引脚与WAITWAIT指令配合使用指令配合使用当当CPUCPU执行执行WAITWAIT指令时，他将在每个时钟周期对该引脚指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序进行测试：如果无效，则程序(chngx)(chngx)踏步并继续测踏步并继
19、续测试；如果有效，则程序试；如果有效，则程序(chngx)(chngx)恢复运行恢复运行也就是说，也就是说，WAITWAIT指令使指令使CPUCPU产生等待，直到引脚有效为产生等待，直到引脚有效为止止在使用协处理器在使用协处理器80878087时，通过引脚和时，通过引脚和WAITWAIT指令，可使指令，可使80868086与与80878087的操作保持同步的操作保持同步 第28页/共65页第二十九页，共65页。“引脚”小结(xioji)CPU引脚是系统总线的基本信号可以分成(fn chn)三类信号：16位数据线：D0D1620位地址线：A0A19控制线：ALE、M/IO、WR、RD、READY
20、INTR、INTA、NMI，HOLD、HLDARESET、CLK、Vcc、GND第29页/共65页第三十页，共65页。6.1.2 80886.1.2 8088引脚与引脚与80868086的区别的区别(qbi)(qbi)（最小模式）（最小模式）1、数据引脚减少(jinsho)8条，AD0-AD15改为AD0-AD7，A8-A15。2、BHE/S7引脚改为SS03、M/IO改为IO/M第30页/共65页第三十一页，共65页。6.1.38086/88 6.1.38086/88 最大模式最大模式最大模式最大模式(msh)(msh)的引脚与最小模式的引脚与最小模式的引脚与最小模式的引脚与最小模式(msh
21、)(msh)的的的的区别区别区别区别在最大模式下，在最大模式下，RDRD无效，最小模式的无效，最小模式的8 8条引脚条引脚INTAINTA，ALEALE，M/IO(M/IO(或或IO/MIO/M）DT/RDT/R，DENDEN，HOLDHOLD，HLDAHLDA和和WRWR的信号的信号依次改变为：依次改变为：QS1QS1，QS0QS0，S2S2，S1S1，S0 S0，RQ/GTRQ/GT，RQ/GT1RQ/GT1和和LOCKLOCKQS1QS1，QS0QS0：指令队列状态：指令队列状态S2S2，S1S1，S0 S0：总线操作：总线操作(cozu)(cozu)编码输出编码输出RQ/GTRQ/GT
22、，RQ/GT1RQ/GT1：总线请求与响应，负脉冲有效：总线请求与响应，负脉冲有效LOCKLOCK：总线锁定：总线锁定第31页/共65页第三十二页，共65页。6.2 8086/88CPU6.2 8086/88CPU子系统的基本子系统的基本(jbn)(jbn)配置配置IBM PC/XTIBM PC/XT的控制的控制的控制的控制(kngzh)(kngzh)核心核心核心核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制控制器器8288时钟时钟信号信号发生器发生器8284数据数据收发收发器器CBABDB第32页/共65页第三十三页，共65页。6.2.1 8284时
23、钟(shzhng)发生器功能：向CPU提供三路控制信号(xnho)：时钟信号(xnho)CLK，复位信号(xnho)RESET和准备好信号(xnho)READY123456789181716151413121110CSYNC PCLK AEN1 RDY1 READY RDY2 AEN2 CLK GND VCCX1X2ASYNCEFIF/COSCRESRESET82848284引脚信号引脚信号(xnho)第33页/共65页第三十四页，共65页。8284的输入的输入(shr)信号：信号：RES 外部复位输入；外部复位输入；X1,X2外接晶振体输入；外接晶振体输入；F/C 输入控制信号，输入控制信号
24、，F/C=0时，由时，由X1,X2外接晶振体形成外接晶振体形成8088时钟；时钟；F/C=1时，由时，由EFI输入外部方波信号形成输入外部方波信号形成8088时钟；时钟；CSYNC同步工作控制信号，当多个同步工作控制信号，当多个8284同时工作时使用同时工作时使用(shyng)；ASYNC准备好信号的同步控制信号；准备好信号的同步控制信号；RDY1总线准备好信号；总线准备好信号；AEN1地址允许信号；地址允许信号；RDY2总线准备好信号；总线准备好信号；AEN2地址允许信号；地址允许信号；8284的输出的输出(shch)信号：信号：RESET 复位信号复位信号 READY 准备好信号准备好信号
25、 CLK 8088系统时钟，将晶振体三分频，产生系统时钟，将晶振体三分频，产生4.77MHZ 的频率。的频率。PCLK 外围设备用时钟信号，将外围设备用时钟信号，将CLK二分频，频率为二分频，频率为 2.387MHZ。OSC14.318MHZ的频率。的频率。第34页/共65页第三十五页，共65页。6.2.2 地址(dzh)锁存器 常用的地址锁存器芯片(xn pin)有74LS373，Intel8282，8283，它们都是8位锁存缓冲器。LE 电平锁存引脚电平锁存引脚OE 输出输出(shch)允允许引脚许引脚第35页/共65页第三十六页，共65页。6.2.3 数据(shj)收发器常用(chn y
26、n)的数据收发器有74LS245，intel8286，8287等。它们都是8位双向数据缓冲器。E0，导通，导通 DIR1 AB DIR0 ABE1，不导通，不导通8位双向缓冲器位双向缓冲器控制端连接在一起，控制端连接在一起，低低电平有效电平有效(yuxio)可以双向导通可以双向导通输出与输入同相输出与输入同相第36页/共65页第三十七页，共65页。READYRESET TEST HOLD HLDA NMI INTR INTA M/IO WR RDREADY CLK MN/MX+5V系统总线系统总线控制控制(kngzh)总线总线地址总线地址总线A19 A0数据总线数据总线D15D0 ALE BH
27、E A19A16 AD15 AD 0 DT/R DEN8086CPUSTB 8282OETOE82868284A最小组态最小组态(z ti)第37页/共65页第三十八页，共65页。RQ/GT0RQ/GT1 TEST NMI INTA S0 S1 S2READYREADYRESETMN/MX控制控制(kngzh)总总线线地址总线地址总线A19 A0数据总线数据总线D15D0 BHE A19A16 AD15 AD 0 DT/R DEN8086CPUSTB 8282OETOE82868284A系统总线系统总线S0 CLKS1 MROC S2 MWTCDEN IORCDT/R IOWCALE INTA
28、8288BHECLK最大组态最大组态(z ti)第38页/共65页第三十九页，共65页。6.2.4 8288总线(zn xin)控制器该芯片该芯片(xn pin)接收接收8086、88CPU在执行指令时输出的三位状态在执行指令时输出的三位状态s2,s1,s0,译码输出读写控制信号和中断响应命令。译码输出读写控制信号和中断响应命令。第39页/共65页第四十页，共65页。控制(kngzh)输入IOBIOB（Input Output BusInput Output Bus）：接高电平用于控制）：接高电平用于控制I/OI/O总线，总线，接低电平控制系统总线，在此接低电平接低电平控制系统总线，在此接低电
29、平AENAEN（Address EnableAddress Enable）、）、CENCEN（Command Command EnableEnable）：）：82888288的使能端，必须同时有效才允许的使能端，必须同时有效才允许(ynx)8288(ynx)8288工作，在工作，在PC/XTPC/XT中它们接收中它们接收DMADMA应答信号，应答信号，控制在非控制在非DMADMA操作时允许操作时允许(ynx)8288(ynx)8288工作，工作，DMADMA操操作期间禁止作期间禁止82888288工作工作CLKCLK：该引脚与：该引脚与8086/888086/88的时钟输入端接在一起的时钟输入
30、端接在一起第40页/共65页第四十一页，共65页。控制信号(xnho)输出产生产生ALEALE、DENDEN、DT/RDT/R、MCE/PDENMCE/PDEN信号。信号。ALEALE、DENDEN、DT/RDT/R的功能与最小模式的功能与最小模式(msh)(msh)相同，但相同，但DENDEN与最小模式与最小模式(msh)(msh)的极性相反。的极性相反。MCE/PDENMCE/PDEN（Main Chip Enable/Peripherals Data EnableMain Chip Enable/Peripherals Data Enable）是主设）是主设备使能备使能/外设数据允许信号
31、，为双重功能引脚，当外设数据允许信号，为双重功能引脚，当IOBIOB接低电平（系统接低电平（系统总线方式）时，该引脚为总线方式）时，该引脚为MCEMCE功能，高电平有效。当功能，高电平有效。当IOBIOB接高电平接高电平（I/OI/O总线方式）时，因总线方式）时，因DENDEN是系统总线的数据选通信号，则该引脚为是系统总线的数据选通信号，则该引脚为PDENPDEN，低电平有效，用作，低电平有效，用作I/OI/O总线的数据选通信号。总线的数据选通信号。第41页/共65页第四十二页，共65页。6.3 总线(zn xin)工作时序 计算机系统是在统一的工作时钟信号，按照一定的时间顺序(shnx)有条
32、不紊的工作。微机运行过程中，完成指定任务所需的各步操作之间的时间顺序(shnx)称为时序。第42页/共65页第四十三页，共65页。6.3.16.3.1时钟时钟(shzhng)(shzhng)周期、总线周期和指周期、总线周期和指令周期令周期时钟周期：计算机主频的倒数；时钟周期是微机系统(xtng)基本的计时单位，称为T周期或T状态总线周期：CPU通过总线操作与存储器或I/O端口进行一次数据交换的过程；基本的总线周期由4个时钟周期组成，分别是 T1、T2、T3和T4。T1：地址周期，T2：缓冲周期，T3：数据周期，T4：结束周期。第43页/共65页第四十四页，共65页。指令周期：执行一条指令所需要
33、的时间。一条指令周期至少需要一个或多个总线(zn xin)周期组成。时钟周期、总线时钟周期、总线(zn xin)(zn xin)周期和指周期和指令周期（续）令周期（续）第44页/共65页第四十五页，共65页。两个(lin)特殊的时钟周期1 1、等待周期、等待周期TWTW：在系统设计时，在系统设计时，为了使相对快速的为了使相对快速的CPUCPU能够和相对能够和相对慢速的存储器或慢速的存储器或I/OI/O接口匹配，接口匹配，可以在一个总线周期的可以在一个总线周期的T3T3和和T4T4之间插入之间插入TwTw，延长，延长CPUCPU对存储器或对存储器或I/OI/O访问的时访问的时间间(shjin)(
34、shjin)。在在TwTw状态周期内，地址、数据和控制信状态周期内，地址、数据和控制信号的状态不变。号的状态不变。T1T2T3TWT4TiT1T2等待周期空闲周期一个总线周期第45页/共65页第四十六页，共65页。2、空闲(kngxin)时钟周期Ti 当系统总线上不进行数据传输操作时，系统总线处于空闲状态(zhungti)，此时对应的时钟周期称为空闲周期Ti。第46页/共65页第四十七页，共65页。总线(zn xin)周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 总线周期总线周期若干个若干个基本总线基本总线(zn xin)周期由周期由4个个T状
35、态组成：状态组成：T1、T2、T3、T4等待时钟周期等待时钟周期Tw，在总线，在总线(zn xin)周期的周期的T3和和T4之间插之间插入入空闲时钟周期空闲时钟周期Ti，在两个总线，在两个总线(zn xin)周期之间插入周期之间插入动态动态(dngti)第47页/共65页第四十八页，共65页。各种周期的动态(dngti)演示第48页/共65页第四十九页，共65页。6.3.2 基本(jbn)的总线时序总线操作(cozu)是指CPU通过总线对外的各种操作(cozu)8086的总线操作(cozu)主要有：存储器读、I/O读操作(cozu)存储器写、I/O写操作(cozu)中断响应操作(cozu)总线
36、请求及响应操作(cozu)CPU正在进行内部操作(cozu)、并不进行实际对外操作(cozu)的空闲状态Ti第49页/共65页第五十页，共65页。6.3.2 8086的总线(zn xin)时序（续）总线操作中如何实现时序(shx)同步是关键CPU总线周期采用同步时序(shx)：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序与外设接口常采用异步时序(sh x)，它们通过应答联络信号实现同步操作。，它们通过应答联络信号实现同步操作。第50页/共65页第五十一页，共65页。存储器读总线存储器读总线(zn xin
37、)(zn xin)周期周期T1状态状态输出输出20位存储器地址位存储器地址A19A0M/IO 输出高电平，表示存储器输出高电平，表示存储器操作；操作；ALE输出正脉冲，表示复用总线输出正脉冲，表示复用总线输出地址输出地址T2状态状态输出控制信号输出控制信号RDT3和和Tw状态状态检测检测(jin c)数数据传送是否能够完成据传送是否能够完成T4状态状态前沿读取数据，完成前沿读取数据，完成数据传送数据传送第51页/共65页第五十二页，共65页。I/OI/O读总线读总线(zn xin)(zn xin)周期周期T1状态状态输出输出16位位I/O地址地址A15A0M/IO 输出低电平，表输出低电平，表
38、 示示I/O操作；操作；ALE输出正脉冲，表示输出正脉冲，表示复复 用总线输出地址用总线输出地址T2状态状态输出控制信输出控制信 号号RDT3和和Tw状态状态检测数检测数 据传送是否能够完成据传送是否能够完成(wn chng)T4状态状态前沿读取数前沿读取数 据，完成据，完成(wn chng)数据传送数据传送第52页/共65页第五十三页，共65页。总线请求(qngqi)/响应时序T1或T4的下降沿1至2个TCLKHOLD三态总线CPU2个TCPUCPU三态总线浮空，请求设备使用总线HLDA请求：请求：HOLD引脚置成高电平，发出总线请求信号，并不断检测引脚置成高电平，发出总线请求信号，并不断检
39、测HLDA信号。信号。使使用用：检检测测到到HLDA有有效效(yuxio)（高高电电平平）的的信信号号后后，即即接接管管系系统统总总线线的的控制权，并一直保持着控制权，并一直保持着HOLD信号的有效信号的有效(yuxio)状态。状态。释放：操作结束释放总线，同时使释放：操作结束释放总线，同时使HOLD信号变成无效（低电平）。信号变成无效（低电平）。CPU检检测测到到HOLD回回到到低低电电平平后后，则则在在下下一一个个时时钟钟的的下下降降沿沿使使HLDA信信号号变变为无效为无效(低电平低电平)，并打开所有的三态引脚，恢复对系统总线的控制。，并打开所有的三态引脚，恢复对系统总线的控制。第53页/
40、共65页第五十四页，共65页。中断(zhngdun)响应时序CLKALE中断类型D0D7INTAT1T2T3T4TiT2T3T4T1TiTi该该操操作作由由两两个个中中断断响响应应周周期期完完成成，每每个个中中断断响响应应周周期期又又由由4 4个个T T周周期期组组成成(z(z chn)chn)，80868086在在两两个个中中断断响响应应周周期期之之间间还还有有3 3个个空空闲闲时时钟钟周周期期(Ti)(Ti)。在在两两个个中中断断响响应应周周期期的的T2 T2 T3T4T3T4期期间间，引引脚脚INTAINTA都都输输出出低低电电平平，前前者者作作为为对对中中断断请请求求设设备备的的响响应
41、应；后后者者则则用用于于控控制制中中断断请请求求设设备备，将将8 8位位中中断断类类型型码经数据总线的低码经数据总线的低8 8位送入位送入CPUCPU。第54页/共65页第五十五页，共65页。第6章教学要求1.了解8086的两种组态形式；2.掌握最小组态下的引脚定义、总线(zn xin)形成和总线(zn xin)时序；3.了解最大组态下的引脚定义、总线(zn xin)形成和总线(zn xin)时序；4.理解总线(zn xin)时序作业作业(zuy)P122 习题习题 1（4、5、6、7、8），），8第55页/共65页第五十六页，共65页。本章(bn zhn)复习1、8086/8088加电复位后
42、，执行(zhxng)第一条指令的地址是A.0FFFFH B.FFFF0HC.0000HD.0240H第57页/共65页第五十八页，共65页。2、若8086CPU的MN/MX接+5V，则当执行(zhxng)OUT指令时，其引脚信号M/IO=、RD=、和WR=第58页/共65页第五十九页，共65页。3、8086工作在最小模式下，CPU完成(wn chng)存储器读操作时，信号M/IO=、RD=、WR=、和DT/R=。若进行字节操作，单元地址为奇地址，则BHE=，A0=。若进行字操作且该字为“对准存放”，则BHE=，A0=第59页/共65页第六十页，共65页。4、8086CPU在执行MOV AL,B
43、X指令的总线(zn xin)周期内，若BX存放的内容为2340，BHE和A0的状态为（）A、0,1B、0,0C、1,1 D、1,0第60页/共65页第六十一页，共65页。5、如果(rgu)8086、8088CPU的工作时钟CLK=4MHZ，请问：a、CPU正常工作时，Reset引脚至少出现多少微妙的高电平才能使CPU复位？b、在插入一个Tw情况下，从内存读出一个字节数据所需的时间是多少？第61页/共65页第六十二页，共65页。6、在8086/88CPU中，一个最基本的总线周期是由 个时钟周期（T状态(zhungti)）组成，在T1状态(zhungti)，CPU往总线上发出 信号。A.1个 B.2个 C.3个 D.4个A.数据 B.地址 C.控制 D.状态(zhungti)第62页/共65页第六十三页，共65页。7、8086CPU用于中断请求输入(shr)的引脚信号是 A.INTR和NMI B.INT和NMI C.INTR和INTA D.NMI和INTA 第63页/共65页第六十四页，共65页。8、CPU响应单个屏蔽中断的条件是 。A.CPU开中断 B.外设有中断请求C.外设中断请求信号不屏蔽D.同时满足上述A,B,C条件，且正在执行(zhxng)的指令执行(zhxng)完毕。第64页/共65页第六十五页，共65页。