《实验三8选1数据选择器实验报告.pdf》由会员分享，可在线阅读，更多相关《实验三8选1数据选择器实验报告.pdf（5页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、实验三、八选一数据选择器 一、实验目的：1.熟悉 Quartus 116.0 软件的使用和 FPGA 设计流程 2.用 VHDL 语言进行八选一数据选择器的设计 二、实验步骤：一.建立文件夹：在 D 盘“xingming”的文件夹下建立一个名为“choice8”的文件夹。二.建立新工程 1.双击桌面上 Quartus II6.0 的图标，启动该软件。2.通过 File=New Project Wizard 菜单命令启动新项目向导。在随后弹 出的对话框上点击 Next 按钮，在 What is the working directory for this project 栏目中设定新项目所使用的
2、路径：D:xi ngmi ngchoice8;在 What is the name of this project 栏目中输入新项目的名字:choice8,点击 Next 按钮。在下一个出现的对话框中继续点击 Next,跳过这步。3.为本项目指定目标器件：选择器件系列为 ACEX1K 选择具体器件为 EP1K30TC144-3 1728 24576,再点击 Next。在弹出的下一对话框中继续点 击Next,最后确认相关设置，点击 Finish 按钮，完成新项目创建。设计输入 1.建立一个 VHDL 文件。通过 File=New 菜单命令，在随后弹出的对话框中 选择VHDL File 选项，点击
3、 0K 按钮。通过 File=Save As 命令，将 其保存，并加入到项目中。在 VHDL 界面输入 8 选 1 数据选择器程序，然后通过 File=Save As 命 令保存。也玄 cbtoBceff.vhd Compilalion R eport-FIGV*Summa屮|吏 LIBRARY IEEE;USE IEEE.STDLOGIC1164-ATL;USE ZE EK.STD_.AJLL;USE Tf：EE.STDLOGreUNSTGNEn.AT.L;E：MT?ITY cHoice T S PORT :7 5J BIX;5:TN 2IT_vec Vor(2 downto;V:OUT B
4、IT-);END ENT TTY clioiceS;ARCHIT E CTURE one OF choice8 IS BEGIN y Start Compilation 命令,检查发现无程序语法错误。2.执行 Tools=Netlist Viewer=RTL Viewe,生成 RTL 图。-&-E=-匸=五.模拟仿真 1.在 File 菜单下，点击 New 命令。在随后弹出的对话框中，切换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮。2.选择命令 Edit=End Time，时间设置为 30000ns,进入到波形编辑界 面。在 Edit
5、 菜单下，点击 Insert Node or Bus 命令，或在结点名字区 连续双击鼠标左键两次，在新出现的框图中点击 Node Finder 出现结点查找 器窗口搜索结点名，在上一个框图中点击 Node Finder 按钮后，打开 Node Finder 对话框。点击 List 按钮，列出电路所有的端子。点击 按 钮，全部加入。点击 OK 按钮，确认。3.回到 Insert Node or Bus 对话框，点击 OK 按钮，确认。4.编辑输入激励信号波形.选中 a 信号，在 Edit 菜单下，选择 Value=Clock 命令。在随后弹出的对话框的 Period 栏目中设定参数为 10ns，
6、点击 OK 按钮，重复前面的操作，设置输入信号 b 的参数为 20ns，c 信号 的参数为 30ns，d 信号的参数为 40ns，e 信号的参数为 50ns，f 信号的参数 为60ns，g 信号的参数为 70ns，h 信号的参数为 80ns，输入激励信号波形 编辑完毕。同样的，s0、s1、s2的参数分别设置为 10ns、20ns、30ns。5.功能仿真：（Processing=Generate Functional Simulation Netlist 使用命令 Process in g=Simulator Tool，出现模拟器窗口，在 simulation mode 中选择 Function
7、al，指定波形文件为 choice8.vwl,点 击 start 开始，成功后点击 Report 查看仿真波形 SimiijIaTiDri Master 582S nt Poinlw 75 75 ns lrteiar 169*1 rs Sldit I 1 I 1 0 I 0 1 0 I 0 1 U E 0 B 001 t 1 f I 0 I 0 1.时序仿真:(1)Processin g=Ge nerate Functional Simulatio n Netlist(2)使用命令 Processing=Simulator Tool，出现模拟器窗口 在 simulation mode 中选择
8、timing，指定波形文件为 choice8.vwl,点击 start 开始，成功后点击 Report 查看仿真波形 1.在 Assignments 菜单下，点击 Pin Planner 命令，出现如下图示。在这个 工具中，我们可以为我们的电路的端子分配器件的引脚。在 All Pins 表格 中，双击 Node Name 列的 new node 单元，选择所有端口的名字。在同一行的 Locati on 列，选择要分配的位置。重复操作，为每个端子都分配适当的脚位。Mamed 审 All Pins Fl冋；al NodtName DirettBn Location I/O Bank Tref Gr
9、oup 1”a Irput 2 b lr put 3 Irput 4 A d Input 5 e Ir?put POW f Input 1 I*1 9 Irput 8 呼 h Inpyt PIN：9 Irput B s J01 11.0 ML 120.p Cil 130.p 140.0工 190.p xs 160.0 JLS 370 0 M3 190 0 nn 1 1 询D r r r r r r j r i L i _ :r _ inr no)(in x xrflL?(CID Programmer 打开编 程模块窗口，目标器件名和编程文件名必须正确地显示在该窗口中。2.回到编程器窗口，选中
10、program/configure,再点击 Start 启动编程。3下载成功后，在试验箱中进行试验，可观察到实验结果。三、实验感想 在这次的试验中，因为是第三次使用 Quartus 116.0 做实验，所以，对于 实验的步骤和流程比较熟悉了，这次试验是根据二选一和四选一数据选择器来 改编八选一数据选择器，但是，在改编 VHDL 语言程序的过程中，遇到的一个问 题就是由于输入法没有调整到英文状态，导致程序无法正常进行编译，后面检 查后就修正过来了。这个实验一共做了两次，因为第一次做之后，写实验报告时发现实验截图 不全，即功能仿真和时序仿真的仿真波形图没有截出输入输出信号的字母标 识。这样从图中并不能清楚看出实验仿真结果，在第二次做的时候，只需要打 开原来建好的工程，而不需要重新输入实验图。在这反复的犯错与练习的过程 中，使我基本上掌握了该软件的使用，以后碰到一些问题也会自己解决了。通过这次的实验，也是我更加熟悉了 VHDL 语言设计程序的一些基本规则 和他的简单语法结构，巩固和加深了课堂知识。