《基于-EDA数字频率计设计.pdf》由会员分享，可在线阅读，更多相关《基于-EDA数字频率计设计.pdf（12页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、-专业班级：学生：指导教师签名：一、课程设计论文题目 数字频率计的设计 二、本次课程设计论文应到达的目的 通过课程设计使学生能熟练掌握一种 EDA 软件 MA*PLUS2 的使用方法，能熟练进展设计输入、编译、管脚分配、下载等过程。通过课程设计使学生能利用 EDA 软件 MA*PLUS2 进展至少一个电子技术综合问题的设计容可由教师指定或自由选择，设计输入可采用图形输入法或VHDL 硬件描述语言输入法。通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力，培养学生的自我能力和独立分析、解决问题的能力。包括：查阅参考资料、工具书，掌握数字系统仿真调试的一般规律。通过课程设计使学生能
2、独立写出严谨的、有理论根据的、实事的、文理通顺的字迹端正的课程设计报告。三、本次课程设计论文任务的主要容和要求包括原始数据、技术参数、设计要求等 设计一个能测量方波信号的频率的频率计。测量的频率围是 0999999Hz。结果用十进制数显示。四、应收集的资料及主要参考文献：1、曙光等编著 可编程逻辑器件原理、开发与应用 ：电子科技大学，2000 2、IC 设计根底.任艳颖，王彬编著.：电子科技大学.2003 3、FPGA 设计及应用.褚振勇，翁木云编著.：电子科技大学，2002 4、数字系统设计和 HDL 相关书籍和资料 五、审核批准意见 教研室主任签字 目录-一：课程设计名称：数字频率计的设计
3、3 二：设计思想及系统框图.3 三 实现方法.4 四 具体模块和实现.4 1 计数电路4 2 控制电路6 3 锁存模块9 4 099999计数器实现10 五：系统工作时序图11 六：误差分析及总结11 参考文献12 基于 VHDL 的数字频率计设计 一：课程设计名称：数字频率计的设计要求：设计一个能测量方波信号的频率的频率计，其技术要求如下：(1)测量频率围：0Hz999999Hz。(2)结果用十进制数显示。二：设计思想及系统框图 所谓频率，就是周期性信号在单位时间 1s)变化的次数。假设在一定时间间隔 T-测得这个周期信号的重复变化次数为 N，则其频率可表示为 f=N/T 当被测信号的频率较
4、低时，采用测频方法由量化误差引起的测频误差太大，为此应先测周期 T*，然后计算 f*=1/T*。用标准时钟给定闸门信号，在时间1s计算脉冲个数，得到的就是该未知信号的频率。由于信号较低时，1s 的个数较少，计算误差太大，所以计时改为 10s，计数值除以十，便是频率。所以要能实现闸门的改变，实现自动切换。系统框图：测量频率系统框图如下图,系统由控制器和处理器组成，控制器接收外部标准时钟和系统复位信号。处理器由计数器和锁存器和显示器组成 COUNT_CLR 信号用于在每次测量开场时，对计数模块复位，以去除上次测量的结果。该复位信号高电平有效，持续半个时钟周期的时间。COUNT_EN 信号为计数允许
5、信号，高电平有效。在信号的上升沿开场，对输入信号的频率进展测量。计数器开场对被测信号的脉冲数进展计数，即为信号的频率。锁存器的功能是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁 -三 实现方法用 ma*plus2 编程实现底层模块，组装成高层模块，烧入指定芯片中，在指定数字电路板上测试功能。详细资料查看实验室资料和相关说明。四 具体模块和实现 最底层模块和程序：1 计数电路 十进制计数电路，满十输出一个正脉冲，提供高位计数器的计数脉冲，6 个组合可以实现 0999999 的计数，为根本计数单元。其程序源代码：library ieee;use ieee.std_logic_1164.al
6、l;use ieee.std_logic_unsigned.all;entityt102 is port(clk:in std_logic;-时钟信号 clr:in std_logic;-清零信号 ena:in std_logic;-时钟使能信号 cq:buffer std_logic_vector(3 downto 0);cout:out std_logic -进位信号 );endt102;architecture one oft102 is begin process(clk,clr,ena)-begin if clr=1 then cq=0000;elsif clkevent and c
7、lk=1 then if ena=1 then if cq=1001 then cq=0000;else cq=cq+1;end if;end if;end if;end process;process(cq)begin if cq=1001 then cout=0;else cout=1;end if;end process;end;生成模块T102：说明：ENA：为闸门信号，高电平有效，在有效时，允许计数，否则计数器停顿计数并保持计数值不变。CLR：清零信号，下降沿有效，有效时计数器计数存放器清零。CLK：计数输入脉冲，计数的根本单位。-Q3.0：计数值存放器，输出计数值。COUT：进位脉
8、冲。时序图 2 控制电路 控制闸门时间长度，实现时间长度自动切换，为控制电路核心模块。程序源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ct is port(clk:in std_logic;clr:out std_logic;ena:out std_logic;-lock:out std_logic);end ct;architecture ct_ac of ct is signal*:std_logic;begin process(clk)variablet:integ
9、er range 999 downto 0;begin if clkevent and clk=1 then ift999 then t:=t+1;elset:=0;*=not*;end if;-if clk=0 and*=0then clr=1;else clr=0;end if;end if;end process;ena=*;lock=not*;end ct_ac;生成模块CT 说明：ENA：为闸门信号，高电平有效，在有效时，允许计数，否则计数器停顿计数并保持计数值不变。CLR：清零信号，下降沿有效，有效时计数器计数存放器清零。-CLK：标准时间脉冲，为脉宽信号，分频得到确定高电平宽度的
10、脉冲即DOOR信号。为系统工作的基准时间。LOCK：锁存控制信号，下降沿有效，有效时，将输入计数值锁存。时序图：3 锁存模块 实现锁存计数值和比拟计数值是否有效在允许误差围，并输出相应结果信号，提供反应信号。程序源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg4 is port(clk:in std_logic;-cq:in std_logic_vector(3 downto 0);led:out std_logic_vector(3 downto 0);end reg
11、4;architecture one of reg4 is begin process(clk,cq)begin if clk=1 then led=cq;end if;end process;end;生成模块REG4 说明：CQ3.0：计数输入值，为锁存对象。LED3.0：4 位存放器，为锁存输出，数值无效是输出全 1。-CLK：标准时间脉冲，为脉宽信号，分频得到确定高电平宽度的脉冲即DOOR信号。为系统工作的基准时间。时序图：以上为根本模块，下面构成高层模块，实现他们之间连接。4：099999计数器实现：五：系统工作时序图：说明：在 clk 输入周期为 1ms 的情况下，输入周期为 0.0
12、1s 的信号，得到对应的频率为 100hz，即为数字频率计测得的结果。六：误差分析及总结 在实际使用在中测试时，跟源输出频率有一定的误差在误差允许围。分析程序有以下几个位置会导致误差：1 闸门时间长度。在产生闸门信号宽度时，采用计数方式分频，得到需要的脉宽。当需要 0.1 秒是器计数值应为 102.4，但计数值不能有小数，所以该为 102，使计数时间变短，-造成误差。2 标准信号的脉冲宽度不标准 由系统工作时序图知，标准信号是系统工作的基准，其准确性直接影响闸门宽度。周期为 1/1024=0.0009765625s，频率源提供有误差的频率会造成误差。3 数字信号本生的局限性 信号频率是连续的，
13、但数字信号本生是离散的，用离散量去代替连续量会有误差，但能够做得足够准确，以到达误差要求。低频时误差较大。课程设计总结：这次实验是典型的用软件来设计硬件，底层模块结合构成顶层模块，数字化系统，程序化实现，自动控制。虽然实现该功能不难，但其思想很重要，层次化设计流程，思路要清晰，目的要明确，方法要经得住推敲，现在模拟系统在中测试通过再在实际硬件环境中测试。结合了现代设计工具，加快了开发过程，使我们对现代开发流程有了根本的概念。这次让我颇为快乐的是整个制作过程是通过自己的努力和向别人的请教终于做了出来，真正体会到计算机辅助设计的优势。参考文献 l 侯伯亨 顾新vhdl 硬件描述语言与数字逻辑硬件电子工科 技 2004 年 2 松 王国栋vhdl 实用教程电子科技大学 2007 3 乔建良*源 田思 风蕊 EDA 技术及应用实践清华大学出版 2006 年 4 松 黄继业 EDA 技术实用教程科学 2021 年