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1、第四章第四章 存储器存储器第第3讲讲v存储器概述存储器概述分类分类层次结构层次结构v主存储器主存储器概述概述半导体存储芯片半导体存储芯片静态随机存储器静态随机存储器动态随机存储器动态随机存储器只读存储器只读存储器存储器与存储器与CPU的连接的连接存储器的校验存储器的校验提高访存速度的措施提高访存速度的措施主要内容主要内容 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址1110987
2、6543210840字节地址字节地址字地址字地址452301420主存中存储单元地址的分配主存中存储单元地址的分配224=16 M8 M 4 M通常计算机系统既可按字寻址，也可按字节寻址通常计算机系统既可按字寻址，也可按字节寻址此时，此时，地址编号按字节编号地址编号按字节编号 存储器容量存储器容量16M字节字节8M字字 16M字节字节4M字字 16M字节字节CPU与存储芯片连接设计与存储芯片连接设计4步骤步骤(1)根据十六进制地址范围写出二进制地址根据十六进制地址范围写出二进制地址码，并确定其容量；码，并确定其容量；(2)根据地址范围以及该范围在计算机系统根据地址范围以及该范围在计算机系统中的
3、作用确定芯片的数量及类型；中的作用确定芯片的数量及类型；(3)分配分配CPU地址线地址线(CPU低位与存储芯片地低位与存储芯片地址相连，高位和访存信号共同产生片选址相连，高位和访存信号共同产生片选信号）；信号）；(4)确定片选信号确定片选信号74138译码器译码器G1CBAG2BG2AY7Y6Y0 CPU芯片引脚图芯片引脚图MREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例2 假设同例假设同例1，要求最小，要求最小 4K为系统为系统 程序区，相邻程序区，相邻 8K为用户程序区。为用户程序区。(1)根据要求先写出根据要求先写出16进制代码，再转换成对应进制代码，再转换成
4、对应的二进制地址码，或直接写成二进制代码。的二进制地址码，或直接写成二进制代码。(2)确定芯片的数量及类型确定芯片的数量及类型(3)分配地址线分配地址线(4)确定片选信号确定片选信号1片片 4K 8位位 ROM 2片片 4K 8位位 RAMA11 A0 接接 ROM 和和 RAM 的地址线的地址线解：解：1.0000H 0FFFH 系统程序区系统程序区1.1000H 2FFFH 用户程序用户程序区区或或 1片片 4K 8位位 ROM 1片片 8K 8位位 RAM 4K 8位位 ROM 4K 88位位 RAM4K 88位位 RAMPD/ProgrY0G1CBAG2BG2AMREQA15A14A1
5、3A12A11A10A0D7D4D3D0WR例例 2 CPU 与存储器的连接图与存储器的连接图+5VY1Y2例例 3 设设 CPU 有有 20 根地址线，根地址线，8 根数据线。根数据线。并用并用 IO/M 作访存控制信号。作访存控制信号。RD 为读命令，为读命令，WR 为写命令。现有为写命令。现有 2764 EPROM(8K 8位位),外特性如下：外特性如下：用用 138 译码器及其他门电路（门电路自定）画出译码器及其他门电路（门电路自定）画出 CPU和和 2764 的连接图。要求地址为的连接图。要求地址为 F0000HFFFFFH,并并写出每片写出每片 2764 的地址范围。的地址范围。D
6、7D0CEOECE片选信号片选信号OE允许输出允许输出PGM可编程端可编程端PGMA0A12(1)写出对应的二进制地址码写出对应的二进制地址码(2)确定芯片的数量及类型确定芯片的数量及类型(3)分配地址线分配地址线(4)确定片选信号确定片选信号8片片 8K 8位位 EPROMA12 A0 接接 EPROM的地址线的地址线F0000H-FFFFFH 容量容量64KIO/M控制译码器工作，控制译码器工作，RD对应对应OE,WE对对应应PGMA13 A15 译码器输入端和高位地址一起片选译码器输入端和高位地址一起片选七、存储器的校验七、存储器的校验编码的纠错编码的纠错、检错能力与编码的最小距离有关、
7、检错能力与编码的最小距离有关L 编码的最小距离编码的最小距离D 检测错误的位数检测错误的位数C 纠正错误的位数纠正错误的位数汉明码是具有一位纠错能力的编码汉明码是具有一位纠错能力的编码L 1=D+C(DC)1.编码的最小距离编码的最小距离任意两组合法代码之间任意两组合法代码之间 二进制位数二进制位数 的的 最少差异最少差异L=3 最多纠错最多纠错 1位位 最多检错最多检错 2位位 汉明码的组成需增添汉明码的组成需增添？位检测位位检测位检测位的位置检测位的位置？检测位的取值检测位的取值？2k n+k+1组成汉明码的三要素组成汉明码的三要素2.汉明码汉明码2i-1(i=1，2，k)（1）汉明码的组
8、成）汉明码的组成各检测位的取值与该位所在的检测各检测位的取值与该位所在的检测“小组小组”中各位数值，以及校验方式有关中各位数值，以及校验方式有关各检测位各检测位 Ci 所承担的检测小组为所承担的检测小组为gi 小组独占第小组独占第 2i1 位位gi 和和 gj 小组共同占第小组共同占第 2i1+2j1 位位gi、gj 和和 gl 小组共同占第小组共同占第 2i1+2j1+2l1 位位 C1 检测的检测的 g1 小组包含第小组包含第 1，3，5，7，9，11，C2 检测的检测的 g2 小组包含第小组包含第 2，3，6，7，10，11，C4 检测的检测的 g3 小组包含第小组包含第 4，5，6，7
9、，12，13，C8 检测的检测的 g4 小组包含第小组包含第 8，9，10，11，12，13，14，15，24，奇校验奇校验v各检测位的值使各自对应监测小组中为各检测位的值使各自对应监测小组中为1的位数为的位数为奇数；奇数；v如汉明码为如汉明码为7位，则检测位位，则检测位C1应使应使1、3、5、7位中位中的的1的个数为奇数，的个数为奇数，C2则应使则应使2、3、6、7位中位中1的的个数为奇数，个数为奇数，C4则应使则应使4、5、6、7位中位中1的个数为的个数为奇数；奇数；偶校验偶校验v各检测位的值使各自对应监测小组中为各检测位的值使各自对应监测小组中为1的位数为的位数为偶数；偶数；奇偶校验奇偶
10、校验例例1 求求 0101 按按“偶校验偶校验”配置的汉明配置的汉明码码解：解：n=4根据根据 2k n+k+1得得 k=3汉明码排序如下汉明码排序如下:二进制序号二进制序号名称名称1 2 3 4 5 6 7C1 C2 C40 0101 的汉明码为的汉明码为 0100101b4b3 b2 b110C1=3 5 7=0C2=3 6 7=1C4=5 6 7=001 0 1得各检测位位置得各检测位位置20 21 22由由 2i-1(i=1，2，k)求求 0011按按“奇校验奇校验”配置配置 的汉明的汉明码码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C40 1 100 1
11、1解：解：n=4 根据根据 2k n+k+1取取 k=3C1=3 5 7=0C2=3 6 7=1C4=5 6 7=1 0011 的汉明码为的汉明码为 0101011例例2按配偶原则配置按配偶原则配置 1011 的汉明码的汉明码 二进制序号二进制序号 名称名称1 2 3 4 5 6 7C1 C2 C40 1 010 1 1解：解：n=4 根据根据 2k n+k+1取取 k=3C1=3 5 7=0C2=3 6 7=1C4=5 6 7=0 0011 的汉明码为的汉明码为 0110011练习练习1（2）汉明码的纠错过程汉明码的纠错过程形成新的检测位形成新的检测位 Pi ，如增添如增添 3 位位（k=3
12、），），新的检测位为新的检测位为 P4 P2 P1 。以以 k=3 为例，为例，Pi 的取值为的取值为P1=1 3 5 7P2=2 3 6 7P4=4 5 6 7对于按对于按“偶校验偶校验”配置的汉明码配置的汉明码 不出错时不出错时 P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，其位数与增添的检测位有关，P1=1 3 5 7=0 无错无错P2=2 3 6 7=1 有错有错P4=4 5 6 7=1 有错有错P4P2P1=110第第 6 位出错，可纠正为位出错，可纠正为 0100101，故要求传送的信息为故要求传送的信息为 0101。纠错过程如下纠错过程如下例例3解：解：已知接
13、收到的汉明码为已知接收到的汉明码为 0100111（按配偶原则配置）试问要求传送的信息是什么（按配偶原则配置）试问要求传送的信息是什么?练习练习2P4=4 5 6 7=1P2=2 3 6 7=0P1=1 3 5 7=0 P4 P2 P1=100第第 4 位错，可不纠位错，可不纠写出按偶校验配置的汉明码写出按偶校验配置的汉明码0101101 的纠错过程的纠错过程v汉明码形成过程汉明码形成过程首先根据首先根据2k n+k+1，求出需增加的检测位位，求出需增加的检测位位数数k；再根据再根据2i-1(i=1，2，k)确定确定Ci的位置；的位置；然后根据奇偶原则配置然后根据奇偶原则配置Ci各位的值，各位
14、的值，注意：按奇注意：按奇配置与偶配置所求得的配置与偶配置所求得的Ci值正好相反值正好相反；纠错时，新的检测位纠错时，新的检测位Pi的取值与奇偶配置原则是的取值与奇偶配置原则是相对应的；相对应的；对于偶配置，不出错时对于偶配置，不出错时Pi的取值为的取值为0；而；而对于奇对于奇配置，不出错时配置，不出错时Pi的值为的值为1；vCyclic Redundancy CheckCyclic Redundancy Check，CRCCRCv基于模基于模2 2运算而建立编码规则的校验码，是在运算而建立编码规则的校验码，是在k k位信息码之后拼接位信息码之后拼接r r位校验码；位校验码；v应用应用CRCC
15、RC码的关键是如何从码的关键是如何从k k位信息位简便地得位信息位简便地得到到r r位校验位位校验位(编码编码)，以及如何从，以及如何从k+rk+r位信息码判断位信息码判断是否出错；是否出错；vCRCCRC码可以发现并纠正信息存储或传送过程中连码可以发现并纠正信息存储或传送过程中连续出现的多位错误续出现的多位错误 。3.3.循环冗余校验码循环冗余校验码 （1 1）模）模2 2运算运算以按位模以按位模2 2相加为基础的四则运算，不考虑进位和相加为基础的四则运算，不考虑进位和借位；借位；模模2 2加减加减v即即 00=0 00=0，01=1 01=1，10=110=1，11=011=0；v按位加，
16、可用异或逻辑实现；两个相同的数据的模按位加，可用异或逻辑实现；两个相同的数据的模2 2和为和为0 0；模；模2 2加与模加与模2 2减的结果相同；减的结果相同；模模2 2乘乘v按模按模2 2加求部分积之和加求部分积之和.v例如：例如：0 0 0 01 1 1 01 1 1 01 1 1 0 1 1 01 0 0 1 0 0模模2除除v按模按模2减求部分余数，每求一位商应使部分余数减求部分余数，每求一位商应使部分余数减少一位；减少一位；v上商的原则上商的原则当部分余数的首位为当部分余数的首位为1时，商取时，商取1；当部分余数的首位为当部分余数的首位为0时，商取时，商取0。当部分的余数的位数小于除
17、数的位数时，该余数即当部分的余数的位数小于除数的位数时，该余数即为最后余数。为最后余数。例：被除数例：被除数101101，除数，除数1101，商？余数？，商？余数？商商 110，余数，余数0011（2 2）CRC CRC码的编码方法码的编码方法在纠错编码代数中，把以二进制数字表示的一个数据系在纠错编码代数中，把以二进制数字表示的一个数据系列看成一个多项式。列看成一个多项式。如，可将待编码的如，可将待编码的k k位有效信息位组表达为多项式位有效信息位组表达为多项式M(x)M(x)M(x)=CM(x)=Ck-1k-1X Xk-1k-1+C+Ck-2k-2X Xk-2k-2+C+Ci iX Xi i
18、+C+C1 1X+CX+C0 0式中式中C Ci i为为0 0或或1 1，由对应二进制数确定；如待编码数为，由对应二进制数确定；如待编码数为11001100，则，则M(x)=XM(x)=X3 3+X+X2 2+0+0;+0+0;若将信息位组左移若将信息位组左移r r位，则可表示为多项式位，则可表示为多项式M(x)XM(x)Xr r。这。这样就可空出样就可空出r r位，以便拼接位，以便拼接r r位校验位，即：位校验位，即：n=(k+r)n=(k+r)位位信息位信息位组组k k位位左移左移r r位位k k位位+r+r位位信息位组左移信息位组左移 r 位情况位情况CRC码就是用多项式码就是用多项式M
19、(x)XM(x)Xr r 除以生成多项式除以生成多项式G(x)（即产生效验码的多项式），所得的余数作为（即产生效验码的多项式），所得的余数作为校验位；校验位；设所得余数表达为设所得余数表达为R(x)，商为，商为Q(x)，将余数拼接在，将余数拼接在信息位组左移信息位组左移r位空出的位空出的r位上，就构成这个有效信位上，就构成这个有效信息的息的CRC码。这个码。这个CRC码可用多项式表达为：码可用多项式表达为：M(x)Xr+R(x)=Q(x)G(x)+R(x)+R(x)=Q(x)G(x)+R(x)+R(x)=Q(x)G(x)所得所得CRC码可被码可被G(x)表示的数码除尽。表示的数码除尽。模模2和
20、为和为0v例例4（P145）对对4位有效信息位有效信息(1100)求循环校验编码，求循环校验编码，选择生成多项式选择生成多项式(1011)。v解：解：有效信息有效信息 M(x)=x3+x2 由多项式由多项式 G(x)=x3+x+1 得得 k+1=4 所以所以 k=3，将有效信息左移，将有效信息左移k位后再被位后再被G(x)模模2除，除，得得 M(x)x3=1100000=x6+x5 M(x)x3/G(x)=1100000/1011=1110+010/1011 所以所以 M(x)X3+R(x)=1100000+010=1100010上面循环校验码中上面循环校验码中n=7，k=4，称为，称为(7，
21、4)码码说明：生成多项式不是随意设定的，也不是唯一的，上面说明：生成多项式不是随意设定的，也不是唯一的，上面例子中生成多项式使用例子中生成多项式使用1011，也可以用，也可以用1101；大家算一下使用大家算一下使用1101时，计算出的时，计算出的R(x)=？，？，(7，4)码为？码为？R(x)=101,（7,4）码）码 1100101（3）CRC码的纠错码的纠错在接收方将收到的在接收方将收到的CRC码用约定的生成多项式码用约定的生成多项式G(x)去除，如果码字没有错误，则余数为去除，如果码字没有错误，则余数为0，若，若有一位出错，则余数不为有一位出错，则余数不为0，而且不同的出错位，而且不同的
22、出错位置其余数不同；置其余数不同；更换不同的码字，余数和出错位的关系不变，更换不同的码字，余数和出错位的关系不变，只和码制与生成多项式有关；只和码制与生成多项式有关；表表4.6（P146）给出了对应）给出了对应G(x)=1011 的的(7,4)码，对于其它码制或选用其他生成多项式，出错码，对于其它码制或选用其他生成多项式，出错位置与余数的关系可能发生改变，即出错模式将位置与余数的关系可能发生改变，即出错模式将发生变化。发生变化。序号序号N1 N2 N3 N4 N5 N6 N7余数余数出出错错位位正确正确1 1 0 0 0 1 0000 无无错错误误 1 1 0 0 0 1 1001 7 1 1
23、 0 0 0 0 0010 6 1 1 0 0 1 1 0100 5 1 1 0 1 0 1 0011 4 1 1 1 0 0 1 0110 3 1 0 0 0 0 1 0111 2 0 1 0 0 0 1 0101 1（4）生成多项式的选取）生成多项式的选取 并不是任何一个并不是任何一个k位多项式都能作为生成位多项式都能作为生成多项式。从查错和纠错的要求来看，选取的一多项式。从查错和纠错的要求来看，选取的一个生成多项式应满足以下几个条件：个生成多项式应满足以下几个条件：v任何一位发生错误时，都应使余数不为任何一位发生错误时，都应使余数不为0；v不同位发生错误时，余数应该不同；不同位发生错误时
24、，余数应该不同；v对余数作模对余数作模2 除时，应使余数循环；除时，应使余数循环；八、提高访存速度的措施八、提高访存速度的措施采用高速元件采用高速元件调整主存结构调整主存结构单体多字系统单体多字系统多体并行系统多体并行系统并行存储器并行存储器高性能存储芯片高性能存储芯片采用层次结构采用层次结构 Cache 主存主存 采用了并行技术，采用了并行技术，时间和空间并行时间和空间并行主存的并行读写：主存在主存的并行读写：主存在一个工作周期或略多一点一个工作周期或略多一点的时间内可以读出多个主的时间内可以读出多个主存字所采用的技术，在静存字所采用的技术，在静态和动态存储器中均可用。态和动态存储器中均可用
25、。v程序的局部性原理程序的局部性原理程序在一定的时间段内通常只访问较小的地址空间程序在一定的时间段内通常只访问较小的地址空间;v两种局部性：两种局部性：时间：最近被访问过的程序和数据很可能再次被访问时间：最近被访问过的程序和数据很可能再次被访问;空间：空间：CPUCPU很可能访问最近被访问过的地址单元附近的很可能访问最近被访问过的地址单元附近的地址单元。地址单元。访问概率访问概率地址空间地址空间W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主主存存控控制制器器.单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 单体四字结构存储器单体四字结构存储器 1.单体多字系统单体多字系
26、统 利用程序局部性原理，在一个存取周期内取出多利用程序局部性原理，在一个存取周期内取出多条指令，然后再逐条将指令送至条指令，然后再逐条将指令送至CPU执行；执行；v单体多字系统优点单体多字系统优点增大存储器带宽；增大存储器带宽；提高单体存储器的工作速度；提高单体存储器的工作速度；v单体多字系统缺点单体多字系统缺点每次读出的字必须首先保存在位数足够长的每次读出的字必须首先保存在位数足够长的寄存器中等待数据总线分次传送走；寄存器中等待数据总线分次传送走；指令和数据在主存内必须是连续存放；指令和数据在主存内必须是连续存放；2.多体并行系统多体并行系统v采用多体模块组成的存储器，每个模块采用多体模块组
27、成的存储器，每个模块具有相同的容量、存取速度，有独立的具有相同的容量、存取速度，有独立的MARMAR、MDRMDR、地址译码、驱动电路和读、地址译码、驱动电路和读/写写电路，各模块既可以并行工作，又能交叉电路，各模块既可以并行工作，又能交叉工作；工作；v并行工作即同时访问并行工作即同时访问N N个模块，同时启动，个模块，同时启动，同时读出，完全并行地工作；同时读出，完全并行地工作；同时读出的多个字在总线上需分时传送；同时读出的多个字在总线上需分时传送；v两种结构两种结构高位交叉编址、低位交叉编址高位交叉编址、低位交叉编址（1）高位交叉高位交叉 M0M1M2M3体内地址体内地址体号体号体号体号地
28、址地址00 000000 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 1111顺序编址顺序编址 各个体并行工作各个体并行工作M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码体内地址体内地址体号体号体号体号M0M1M2M3体号体号体内地址体内地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11（2）低位交叉）低位交叉各个体轮流
29、编址各个体轮流编址M0地址地址044n4M1154n3M2264n2M3374n1地址译码地址译码 体号体号体内地址体内地址 体号体号低位交叉的特点低位交叉的特点在不改变存取周期前提下，增加存储器带宽在不改变存取周期前提下，增加存储器带宽时间时间 单体单体访存周期访存周期 单体单体访存周期访存周期启动存储体启动存储体 0启动存储体启动存储体 1启动存储体启动存储体 2启动存储体启动存储体 3 设四体低位交叉存储器，存取周期为设四体低位交叉存储器，存取周期为T，总，总线传输周期为线传输周期为，为实现流水线方式存取，为实现流水线方式存取，应满足应满足 T 4。连续读取连续读取 4 个字所需的时间为
30、个字所需的时间为 T(4 1)（3）存储器控制部件（简称存控）存储器控制部件（简称存控）易发生代码易发生代码丢失的请求丢失的请求源，优先级源，优先级最高最高严重影响严重影响 CPU工作的请求源，工作的请求源，给予给予 次高次高 优先级优先级控制线路控制线路排队器排队器 节拍节拍发生器发生器QQCM来自各个请求源来自各个请求源 主脉冲主脉冲存控标记存控标记 触发器触发器（1）双端口存储器的逻辑结构）双端口存储器的逻辑结构v双端口存储器由于同一个存储器具有两组相互双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立的读写控制电路而得名。由于进行并行的独立操作，因而是
31、一种高速工作的存储器，在独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。科研和工程中非常有用。3.3.双端口存储器双端口存储器双端口存储器双端口存储器IDT7133的逻辑框图的逻辑框图（2）无冲突读写控制无冲突读写控制v当两个端口的地址不相同时，在两个端口当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。上进行读写操作，一定不会发生冲突。v当任一端口被选中驱动时，就可对整个存当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片储器进行存取，每一个端口都有自己的片选控制选控制(CE)和输出驱动控制和输出驱动控制(OE)。v读操作时，端口的读操
32、作时，端口的OE(低电平有效低电平有效)打开打开输出驱动器，由存储矩阵读出的数据就出输出驱动器，由存储矩阵读出的数据就出现在现在I/O线上。线上。（3）有冲突读写控制有冲突读写控制v当两个端口同时存取存储器同一存储单当两个端口同时存取存储器同一存储单元时，便发生读写冲突。元时，便发生读写冲突。v为解决此问题，特设置了为解决此问题，特设置了BUSY标志。标志。在这种情况下，片上的判断逻辑可以决在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对定对哪个端口优先进行读写操作，而对另一个被延迟的端口置另一个被延迟的端口置BUSY标志标志(BUSY变为低电平变为低电平)，即暂时关闭此端
33、口。，即暂时关闭此端口。（4）有冲突读写控制判断方法有冲突读写控制判断方法v如果地址匹配且在如果地址匹配且在CE之前有效，片上控制逻辑之前有效，片上控制逻辑在在CEL和和CER间进行判断来选择端口间进行判断来选择端口(CE判断判断)。v如果如果CE在地址匹配之前变低，片上的控制逻辑在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口在左、右地址间进行判断来选择端口(地址有效地址有效判断判断)。v无论采用哪种判断方式，延迟端口的无论采用哪种判断方式，延迟端口的BUSY标志标志都将置位而关闭此端口，而当允许存取的端口完都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口成操作
34、时，延迟端口BUSY标志才进行复位而打标志才进行复位而打开此端口。开此端口。读写时序读写时序 4.4.高性能存储芯片高性能存储芯片(1)SDRAM(同步同步 DRAM)在系统时钟的控制下进行读出和写入在系统时钟的控制下进行读出和写入CPU 无须等待，无须等待，主要解决主要解决速度匹配速度匹配问题问题(2)RDRAM由由 Rambus 开发，主要解决开发，主要解决 存储器带宽存储器带宽 问题问题(3)带带 Cache 的的 DRAM 在在 DRAM 的芯片内的芯片内 集成集成 了一个由了一个由 SRAM 组成的组成的 Cache，有利于，有利于 猝发式读取猝发式读取 QUESTION？作业作业v第第1讲（讲（P150）4.3、4.6、4.7、4.12v第第2讲（讲（P150）4.11、4.13、4.14、4.15v第第3讲（讲（P150）4.17、4.18、4.22、4.24、4.41、4.42