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1、2023年allegro学习问题总结日志_allegro使用技巧总结 allegro学习问题总结日志由我整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“allegro使用技巧总结”。 Allegro 初学习问题总结 1.0 基本功能及常应用.2 1.1 制作一个板子，对于边框要考虑实际的应用，这时需要将边框做成弧形，以免伤手。如图下.2 1.2 分割覆铜图解.3 1.3 ALLEGRO PCB制版，遇到的问题？.5 1.3.1焊盘制作.5 1.3.2 原点定义.6 1.4.1布局与布线以及细节问题.7 1.5快捷键 设置。.9 1.6 z-cope 覆铜.11 1.7 网络属性的修改.1
2、2 1.71 引脚网络属性的修改。.12 1.72 shape网络属性的修改。.12 1.9 DRC 处理.13 1.91 对于out of date shape 错误如何修改.14 1.10 BGA布线设置规则.14 2.0 Cadence layout布局布线常见问题详解.18 丁辉-2023.6.4- 1.0 基本功能及常应用 1.1 制作一个板子，对于边框要考虑实际的应用，这时需要将边框做成弧形，以免伤手。如图下 可以吧直角转换为圆弧角！选择后点击两边即可。 选择Fillet 之后，在画的长方形两边，点击下就可以形成一个弧形，弧形的大小在OPTION 里面设置。 1.2 分割覆铜图解
3、1.3 ALLEGRO PCB制版，遇到的问题？ 1.3.1焊盘制作 1.制作焊盘时要根据具体尺寸来，在命名时要能够一看就知道什么样的焊盘。2.在制作封装时候： a)如果要引用自己的做的焊盘，一定要在建package sysbol 的面板中设置好自己焊盘以及封装的路径，焊盘和封装各用一个文件夹装起来，避免混乱不清。（这个路径一定要设置对，如果你做了一个封装，用了别个库的焊盘，此时也应该把另一个库的焊盘路径设置出来） b)封装做完后：一个要确定 做的器件的名称，不然你在PCB调入网络表的时候就调不进去。 在这里面设置焊盘的路径，以及封装的路径。有热风焊盘的时候，也需要添加到里面去。 1.3.2
4、原点定义 还有要对说做的期间进行定位，就是确定原点。若没确定原点就会在PCB调入时，点击器件就会跑的很远。 下面的是原点，如何确定原点，就是已经做好的封装的中心左边值是多少，就在上面的 填入坐标值。做封装的时候在放焊盘的时候，一定要从编号1放，也不能缺号，不然你就在调入网络表的时候就会显示没有发现 焊盘的号码！ 1.4.1布局与布线以及细节问题 1.在布局前设置层次板时，根据需求设置层次，若有多个电源或者信号干扰很大时就采用多层。 2.在画封装时，用ADD line 画丝网印。不要用shape add。如图 3.这样做的后果会把封装看不清楚。这在覆铜的时候用。4.设置过孔、定位孔、要选择 通孔
5、类型，做过孔的时候钻孔需要灌锡(plated)。在做定位孔(non-plated)时不要要灌锡。 过孔做好后，在setup 里面选择constrains 将才做的过孔添加进来，放在右边。 在画PCB板得时候，双击两下，就会出现通孔！ 在布线的时候，线进入焊盘一定要只要从口进入。还有如果，板子上出现小三角形符号，说明top 与bottom这两层的导线 就是布得线没有分top 与 bottom。布线时 顶层与底层的线要设置的不一样。便于查看。 1.5快捷键 设置。 将快捷键脚本或者颜色脚本添加到文件夹，D:CadenceSPB_15.5.1sharepcbtextscript 中后，在flie 里
6、面选择 script 在library 里面选择才添加的文件。Replay,Ok 就可以运行了。 1.6 z-cope 覆铜 方法如下，（1）选择方框 控制栏选择要覆铜的层次，再选择solid.画好后，选择地GND1 就完成覆铜。（2） 选择create dynamic shape 采用动态覆铜。 1.7 网络属性的修改 1.71 引脚网络属性的修改。 1.72 shape网络属性的修改。 1.8 布线完成后工作准备。 器件重新排列序号 Logic-auto rename refdes-rename 器件标号字体大小设置 Setup-text size 删除孤岛 Shape-delete is
7、land 坐标文件输出 File-export-placement 机械图输出 File-export-Dxf Gerber文件生成（1）设置图纸大小（2）设置属性（3）设置动态覆铜参数及 artwork format Shape global dynamic shape parameters 中选择 smooth 自动填充 挖空 viod control 里面选择Gerber 类型 里面选择gerber rs274 】 1.9 DRC 处理 对于一般出现的错误，需要去查找错误的一些信息，用很广，也可以看元件以及管教网络等属性。 然后在控制面板选择DRC，这工具范围对于ic封装放置后出现很多D
8、RC 引起这种原因是，间距设置规则的问题！需要在set SMD TO SMD 间距大小。 1.91 对于out of date shape 错误如何修改 1.10 BGA布线设置规则 1.首先得设置线间距 2.3.还得选择shape框，画框时得在 给BGA画一个外 这个SUBcla,画好BGA的外区域框后，惦 记editproperties,要 里面的选择shape4.，设置布线规则后，在回到设置规则里面。 选择ASSIGNMENT TABLE 选 择 就OK了。 布线的时候，电源层需要画一条分割线，讲内部电源包起来，还要与底层保持一个间距形成电压差，能够有效去除电磁干扰 2.0 Cadenc
9、e layout布局布线常见问题详解 1 怎样建立自己的元件库？ 建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer.首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径).这样就建立了自己的库。在Concept_HDL的componentadd，点击search stack，可以加入该库。 2 保存时Save view和Save all view 以及选择Change directory 和不选择的区别？ 建立好一个元件库时，
10、首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。 3 如何建part库，怎么改变symbol中pin脚的位置？ 在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin： package中
11、： a，Name : pins logical name不能重复 b，pin : pin的标号，原理图中backannotate后相应的标号 c，pin type: pin脚的类型（input，output等，暂可忽略）d，active：pin的触发类型 high(高电平)，low（低电平）e，nc：填入空脚的标号 f，total：此类型的所有pin脚数 g，以下暂略 symbol中： a，logical name：对应package中的name b，type：对应package中的type c，position：pin脚在器件中位置（left , right , top , bottom）
12、d，pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中 的gnd1和gnd2都可设为gnd）e，active：对应package中的active 修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改： a，package中相应pin的标号和name b，pin的active类型 c，symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多 pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率
13、。pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。 4 画电原理图时为什么Save及打包会出错？ 当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中（版本14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配（如pin脚的个数，封装的类型名等。 5 在电原理图中怎样修改器件属性及封装
14、类型？ 在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute 窗口，点击Add按钮，则可以加入name ,value,JEDEC_TYPE(封装类型)等属性。 6 如何在Pad Design中定义Pad/via？及如何调用*.pad？ 在pad design中，建立pad 时，type选single类型，应该定义下面几层的尺寸：begin layer（有时是end layer）, soldermask和 pastemask。建立Via时，type一般选through，定义drill hole 的尺寸 和所有的layer层（注意定义thermal reli
15、ef和anti pad）以及soldermask。一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。 7 做封装库要注意些什么？ 做封装既可以在Allegro中FileNewpackage symbol，也可以使用Wizard（自动向 导）功能。在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般
16、width大1.21.5倍，length长0.45mm左右。除了pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），Ref Des也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上一层Via keep out，或者route keep out等等，这些都可以根据自己的要求来添加。操作上要注意的是建好封装后，一定不要忘了点击Create symbol，不然没有生成*.psm文件，在Allegro就无法调用。 8为什么无法Imp
17、ort网表？ 在Allegro中File选项中选Importlogic，在import logic type选HDLconcept，注意在Import from栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。 9怎么在Allegro中定义自己的快捷键？ 在allegro下面的空白框内，紧接着command提示符，打入alias F4(快捷键)room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。 10怎么进行叠层定义？在布线完成之后如何改变叠层设置？
18、 Cro-section。如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，Etch在Allegro中，选Setup-Subcla Name分别为Top，Gnd，S1，S2，Vcc，Bottom。 Film Type一般选择Positive，plane层选择Negative。如果布线完成之后，发现叠层设置需要改动。比如原来设置的为3，4层是plane层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后
19、将原来的plane层删除。 11为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来？ draw首先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。也有可能器件在列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录/physical里。另外还有一种可能就是页面太小，不够摆放器件，可以在setup-size中调整。 12为什么器件位置摆放不准确，偏移太大？ 主要是因为Grids设置的问题，可在setupgrids中将每一层的Etch及Non
20、etch的grids的X、Y的spacing间隔调小。对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x 1200 3000。 13怎样做一个Mechanical symbol，以及如何调用？ new，在drawing type中选择MechanicalAllegro中File-symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbolmechanic
21、al。注意右下角的library前面的勾打上。 14在布局后如何得到一个整理后的所有元件的库？ 如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种办法：将*.brd另存在一个新的目录下，在File选exportlibraries，点中所有选项，然后export，即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。 15如何定义线与线之间距离的Rule？ 我们以定义CLK线与其它信号线之间的距离为例： 在Allegro中：setupconstraints，在spacing rule s
22、et中点set values。首先add一个constraint set name，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。 比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在find by name 中选择net，在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selected objects中以选中所有的线，点Apply。又会出现一个新窗口，在左边的available properties中选择
23、NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。回到setupconstraints，在刚才set values的下面点击Aignment table，即可将所定义的规则赋给所选用的net。 在Specctra中，可先选中所要定义间距的信号线（select netsby list），然后在rules中选selected netclearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wirewire栏定义，注意，当点Apply或者OK之后，该栏仍然显示1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。 16为什么在Alleg
24、ro中画线不能走45度角？ 在control控制栏的line lock中，可将90改为45，如果想画弧线，可以将line改为Arc。 17如何在CCT中定义走线最大最小距离？ 同上面定义间距的方法类似，在选中所要定义的线之后，rulesselected nettiming，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。 18在CCT中如何进行一些保存读
25、盘操作（颜色设置、规则保存）？ 在Specctra里，可用filewriteseion来保存当前布线，用filewriterules did files来保存规则文件，调用时均使用fileexecute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。 19在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状？ CCT中有自动打过孔的功能，在AutoroutePre RouteFanout。可以指定过孔的方向，比如想把过孔都打
26、在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。 20为什么提示的最大最小距离不随走线的长度变化而改变？ 我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用/提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动
27、计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。 21怎么铺设Plane层？铺好后怎么修改？ 铺铜这一步骤一定要在Allegro中进行，AddshapesSolid Fill，同时注意在Control工具栏中Active Cla选Etch，Subcla选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选EditChange net（by name）给Plane层命名。在shapeparameters确定是否使用了Anti Pad和Thermal relief，接着选VoidAu
28、to，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shapeFill。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Editshape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。 22怎么定义thermal-relief 中过孔与shape连线的线宽？ 在Allegro的Setupconstraints里的set standard values中可定义每一层走线的宽度，比如，可以
29、定义VCC和GND的线宽为10 Mil。在铺铜时注意shapeparameters里一些线宽的定义是否设置成DRC Value。 23如何优化布线而且不改变布线的总体形状？ 布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Routegloparameters，在出现的列表中，选Line smoothing，进行Glo即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90s to 45s，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。 2
30、4如何添加泪滴形焊盘以及加了之后如何删除？ 在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。 25布线完成之后如果需要改动封装库该如何处理？ 在器件摆放结束后，如果封装库有改动，可以Placeupdate symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在
31、Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。 26为什么*.brd 无法存盘？ 遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入Cadence（可能需要重起动），打开*.SAV，再另存为*.brd。或在Dos下运行DBFix.SAV，会自动将其转换为 *.brd文件，然后即可调用。 27Allegro有哪些在Dos下的数据库修正命令？ 有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运
32、行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd。不过实际中这些命令好像效果不大。 28如何生成*.DML模型库？ 在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。 29如何在Specctra Quest里使用IBIS模型进行仿真？ 首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中AnalyzeSi/EMI SIlibrary，在出现的新窗口的右下角，点击translateibis2signoise，然后在browse里选择*.ibs文件，将其转化为*.d
33、ml文件。然后在AnalyzeSI/EMI SImodel Aign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。 30生成Gerber file要哪些文件？如何产生？ 在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项，则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, so
34、ldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。 1）在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择 all invisibility，关掉所有的显示。 2）在group 选择Geometry.然后选中所有的subcla(Board_Geometry , package Geometry)下的silkscreen_top。 3）同样在Group/
35、manufacture 中选择Autosilk_top。在Group/components，subcla REF DES 中选择 silkscreen。4）选择OK按钮，则在Allegro窗口中出现 silkscreen_top层。 5）在artwork control form 窗口，右键点击Bottom，在下拉菜单中选择add , 则在出现的窗口中输入：silkscreen_top, 点击O.K，则在avilibity films 中出现了新加的silkscreen_top。 注意：在FILM opition选中Use Aperure Rotation, 在Underined line w
36、idth 中填写5（或10），来定义还没有线宽尺寸的线的宽度。 按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在 ： Gemoetry 组和 Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各
37、层。然后在 Artwork control form 窗口中，点击Select All 选中所有层，再点击 Apertures.按钮，出现一新的窗口EditAperture Wheels, 点击EDIT，在新出现的窗口中点击AUTO按钮，选择with rotation，则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。回到 Allegro 窗口，在 Manufacture 菜单下点击NC 选项中的Drill tape 菜单，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件
38、。 31如何调看光绘文件？及如何制作Negtive的Plane层光绘文件？ 新建一个空白layout文件，FileimportArtwork，然后就可以在browse中选择*.art文件，Manual中选gerber 600。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作Ne
39、gtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot mode选为Negative就行。 Allegro 心得 1 如何察看已加测点及百分率？命令routeTstprepTestpin Check出现Test check窗口，选择Test Point Dist and Padstack Check即可出现结果。2 拉线时不能自动切换到所在层，这. allegro心得体会 ALLEGRO学习心得软件版本：Allegro SPB 15.5 一原理图 1建立工程与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序- Allegro SPB
40、15.5. allegro字体大小设置 ALLEGRO如何更改字体大小和字体线宽第一种方法：edit-change,然后再右手边控制面板的FIND栏下只框选TEXT，然后在OPTION里的CLASS和SUBCLASS里分别选你的文字所在对应的类与子. 远程学习总结日志范文 远程培训学习日志随着社会的进步和发展，人们生活、工作环境的变化越来越快，需要面对不断出现的新知识、新技术。一次性的学校教育，越来越不能满足个人终身的社会需要，教育终身化. 学习日志 作文教学之我见保定蠡县小陈小学 王杏斋作文教学是让每个语文老师都头疼的问题，到了三年级开始写作文了，可是学生们还都是一头雾水，不知道该写些什么，不是仿写就是照抄，很少有学.