集成电路设计时序电路.pptx

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1、1第14章 时序电路引言F前面讨论过的许许多多电路都是实现组合逻辑的。在组合逻辑中，输出仅仅是当前各输入的函数。对一个大型数字系统来讲，组合逻辑是必要的，它负责数据加工。然而，一个复杂的数据处理需要一系列操作，而每一步操作的内容和要求往往需要根据以前各个操作的结果。显然，对于一个时序的数字处理系统，其输出是与输入的历史有关的。第1页/共115页214.1 记忆元件F时序电路是由记忆元件与组合逻辑组成的。在MOS电路中，有两类记忆元件。14.1.1 静态记忆元件它是由逻辑门反馈组成的。如图,这是用NOR门交叉耦合而构成的RS-Latch。其特性方程式为联立方程式：图 14.1第2页/共115页3

2、14.1.1 静态记忆元件(续)当R=0，S=0时，可见，输出A和B是互补的，并不受R，S的影响。当R=0，S=1时，即 当R=1，S=0时，即 当R=1，S=1时，这种状态不呈现双稳态，不能锁存信息，因而是不用的，是应当禁止的。图 14.1第3页/共115页414.1.1 静态记忆元件(续)故以NOR为基础的RS-Latch的真值表如下：*是禁止的。第4页/共115页514.1.1 静态记忆元件(续)RS-Latch也可以在NAND基础上构成。如右图14.2所示。其真值表如下：*是禁止的。图 14.2第5页/共115页614.1.1 静态记忆元件(续)对比这两种RS-Latch，可以看出，这

3、两种RS-Latch都以S端作为置位端，以R端作为复位端。只要S=1，Q就为1，只要R=1，Q就为0。但实际上NOR式RS-Latch是以或非门为基础的。NOR的主要特点是“有高出低”，是高电平控制有效。因而，只要S=1，必然为0，即Q=1，置位。同理，只要R=1，必有Q=0，复 位。而 NAND式 RS-Latch是 以 与 非 门 为 基 础 的。NAND的主要特点是“有低出高”，是低电平控制有效。因而，只要R=0，必有Q=1。故Q=1并不是由S=1来置位的，而是由R=0来置位的。同理，只要S=0，必有 Q=1，即Q=0。由此可见，在NOR式RS-Latch中，Q=1是由S=1来置位的；Q

4、=0是由R=1来复位的。但在NAND式RS-Latch中，Q=0是由S=0来置位的；Q=1是由R=0来置位的。第6页/共115页714.1.1 静态记忆元件(续)在NOR式的RS-Latch中，R=0，S=0是不起作用的，R=1，S=1是禁止的。但在NAND式的RS-Latch中，R=0，S=0是禁止的，R=1，S=1是不起作用的。注意到这些差别后，我们就可以灵活地使用这两种RS-Latch。第7页/共115页814.1.2 动态记忆元件除了静态记忆元件外，MOS工艺又提供了动态记忆元件，这是双极型工艺所没有的。静态记忆系统中，只要电源是接通的，静态记忆元件就会记住已有的状态。在动态记忆系统中

5、，动态记忆元件只能记住一段时间，大约12ms，过后就不保证了。为了要长期记住已有的状态，就需要不断地刷新。最基本的MOS动态记忆元件为一只开关加一只电容器。如右图所示。因而很紧凑，允许设计 高容量的记忆系统。图 14.3第8页/共115页914.1.2 动态记忆元件(续)有一个很好的类比：恢复逻辑静态记忆元件和系统 传输逻辑动态记忆元件和系统前者能主动地克服噪声的影响，恢复逻辑电平。而后者没有这种功能。时序系统可以用许多方法来实现。有同步时序系统与异步时序系统之分。最常见、最容易设计的是同步时序系统，它采用一个中央时钟来同步一系列操作，提供一个全局的通信规程，使芯片内的数据有序地移动。时 钟

6、周 期，通 常 又 分 为 若 干 个 节 拍(Sub-periods)或 相(Phase)，以提供细微的时间单元。时钟波形是很重要的，因为它会影响同步的质量。时钟发生器应是低阻抗的，有足够的驱动能力。第9页/共115页1014.1.2 动态记忆元件:时钟n时序系统可以用许多方法来实现。有同步时序系统与异步时序系统之分。最常见、最容易设计的是同步时序系统，它采用一个中央时钟来同步一系列操作，提供一个全局的通信规程，使芯片内的数据有序地移动。n时钟周期，通常又分为若干个节拍(Sub-periods)或相(Phase)，以提供细微的时间单元。n时钟波形是很重要的，因为它会影响同步的质量。n时钟发生

7、器应是低阻抗的，有足够的驱动能力。第10页/共115页1114.2移位寄存器和锁存器14.2.1 静态主从式移位寄存器这是许多数字逻辑设计的教科书上都可以找到的典型电路。如图所示。根据电路名称就可以知道，该电路由两部分组成。主锁存器，它由NOR式RS-Latch组成，用于取数。从锁存器，由NAND式RS-Latch组成，用于输出数据。图14.4第11页/共115页1214.2.1 静态主从式移位寄存器(续)对主锁存器有在=0节拍，RM=0，SM=0，查真值表可知，它对QM和QM没有作用，即QM和QM仍保持为原先状态。在=1节拍，RM=D，SM=D，是互补的，于是，由此可见，输入数据D，在=1时

8、刻已被锁存到主锁存器的 QM 处。对从锁存器有第12页/共115页1314.2.1 静态主从式移位寄存器(续)在=1相，RS=1，SS=1，这时以NAND为基础的RS-Latch将不动作，于是，QS和QS 就保持其原状态。在=0相，也是互补的，于是，第13页/共115页1414.2.1 静态主从式移位寄存器(续)可 见，输 入 数 据 D在=0时 刻 已 被 传 输 到 QS处。经过两个节拍，即一个时钟周期，数据D已从输入端移到输出端，并锁存在从锁存器中。最后输出处又可以加一对与门，它与时钟相与，规定只有当=1节拍，才有输出。同时，一个与时钟相与的门客观上也能起选通和整形的作用，并为后面的连接

9、提供一个良好的接口。注意：上述的主从移位寄存器尽管是加时钟的，它仍然是一种静态的移位寄存器。因为那个时钟仅仅是移位信号，而不是作为动态控制之用，只要电源不断，状态就永远保持。第14页/共115页1514.2.2 动态移位寄存器 动态移位寄存器是以动态记忆元件为基础的。动态记忆元件是由一只开关和一只电容器组成的。如下图所示,当开关合上，导通时，输入数据将存在电容器上；当开关断开时，数据就保留在电容上。图14.5第15页/共115页1614.2.2 动态移位寄存器(续)如果后面再接上一个动态记忆元件，那么只要时钟控制适当，就可以把数据转移到第二级。如图所示。图14.6第16页/共115页1714.

10、2.2 动态移位寄存器(续)从上图可看出，采用两相时钟是合适的，因为，当1开关接通，输入信号源向电容C1充电（或放电），将输入数据存入C1时，2开关应当是断开的。当2开关接通，数据从C1传到C2时，1开关应当是断开的。如果后面还有第三极，那么应采用1时钟。第四极用2时钟。这样，双相时钟交替地工作，将可以把输入数据，一级级地向后传输，直到终端。然而，必须指出，这样的系统是不现实的。因为当第一级传送到第二级时，2开关接通，C1 和C2有电荷共享问题。假定每级电容大小一样，那么分压比就是一半。因此k级以后，信号将衰减2k倍。显然，这样的系统实际上是一种指数衰减传输线/延迟线。第17页/共115页18

11、14.2.2 动态移位寄存器(续)如果我们不愿意信号衰减，我们就必须要防止电荷共享，那就需要隔离，要去耦。目前，最好的方法是采用反相器来缓冲。众所周知，反相器是一个理想的隔离元件。1）它只能输入影响输出，输出部分却不能影响输入。2）有了反相器，人们就可以利用反相器的输入电容Cg作为存储电容。原来的存储电容就可以省掉。图14.7第18页/共115页1914.2.2 动态移位寄存器(续)3）反相器本身是一个有源电路，输出电容的充放电与输入没有直接关系，不存在电荷共享问题。4）反相器实际上是一个高增益的放大器，能够恢复电平，能够对不大好的波形进行整形。第19页/共115页2014.2.2 动态移位寄

12、存器(续)所以，采用反相器隔离、缓冲后，动态移位寄存器是可以实现的。目前，广泛采用CMOS动态移位寄存器。如图所示。图14.8第20页/共115页2114.2.2 动态移位寄存器(续)它用CMOS传输门作为开关，再用CMOS反相器作为隔离。采用两相不重叠时钟交替馈送。当奇数级接通时，偶数级就断开。当偶数级接通时，奇数级就断开。于是，输入数据就象波浪一样，一级一级地传下去。必须注意，由于反相器的介入，输入数据被反相了，改变了极性，原量变非量，非量变原量。需要经过两级，极性才能恢复。故作为移位寄存器这样一个目标，每隔两级，信号才复原，才算移了一位。因而，一个N位的移位寄存器实际上需要2N个动态存储

13、级，经N个时钟将数据移出。第21页/共115页2214.2.2 动态移位寄存器(续)另外，时钟1与2之间应有间歇，否则由于时钟的偏移或时钟倾斜都会引起两相时钟重叠。如右图所示。在重叠期间，所有的开关全都接通，输入数据就会直接穿透到输出端，从而失去存储和移位的功能。因此，必须专门设计非重叠 时 钟，在 允 许 的 偏 斜(Skew)和 Slow范 围 内 正常工作。图14.9第22页/共115页2314.2.3 DFF1上面介绍动态移位寄存器时已经发现，动态移位寄存器是两级一组的。如果我们任意截取两级，如图14.11所示。马上又发现它非常类似于主从锁存器。在1作用下，将数据D输入电容C1，在第二

14、相2期间，数据就传到C2，且获得输出。假定输出状态用Q表示，那么下一个状态Q就是当前的输入状态D，即 Qn+1=Dn上式实际上就是标准的D触发器的特性方程式。图 14.11第23页/共115页2414.2.3 DFF1 (续)然而，这种DFF同往常的DFF是有区别的，首先，在这种DFF中，信息是存放在电容器中的，而不是存放在双稳态锁存器中的。整个电路是开环的，没有正反馈，没有锁存机理，它只是个传输门和两个反相器交替级联而成。其次，它采用双相时钟，是非重叠时钟1、2，它与重叠时钟、不一样。这种简单的DFF往往称为DFF1型。第24页/共115页2514.2.3 DFF1 (续)由此可见，动态移位

15、寄存器实际上是由一系列DFF1级联而成，或者，DFF1只是动态移位寄存器中的一位。把传输门与反相器结合在一起组成一个电路单元，并不是仅仅DFF1一种形式。早先介绍过C2MOS电路，也是传输门与反相器相结合的。预充电技术的各种电路中，也把传输门同反相器相结合。故可以相信，将存在另一类DFF。第25页/共115页2614.2.4 C2MOS移位寄存器如图所示。这是两级C2MOS反相器的级联，第一级用时钟1，第二级用时钟2。两级时钟不同，这一点同以前的用法不一样。图14.12第26页/共115页2714.2.4 C2MOS移位寄存器(续)输入数据D是直接加到反相器上，即存放在它 的 输 入 电 容

16、C1上 的。当 1=1时，电 源 加 到CMOS反相器上，反相器工作，可以输出D，它存放在后级的输入电容C2上。当1=0时，反相器上没有电源，不工作，输出节点就保持原状态。直到2=1，这个存放在C2上的数据D又传送到第二级反相器的输出端Q，得到的数据为D，恢复原来面目。显然，这样的两级C2MOS反相器实际上也是一种DFF，它同样满足DFF的特性方程式 Qn+1=Dn第27页/共115页2814.2.4 C2MOS移位寄存器(续)若把N个这样的DFF级联起来，显然可以构成一个N位的动态移位寄存器。然而，人们很快就会发现，这种DFF的性能不好。查其原因，发现电荷共享问题严重。如右图所示。因为，节点

17、a和节点b上有寄生电容Ca和Cb，在=1期间，它们分别充电到Vdd和0。在=0时，这些电荷、电位仍保持在那里，影响了反相器的工作。照理讲，=0时，时钟开关不通，反相器无电源，不工作，输出状态保持不变。而现在呢？由于Ca和Cb上已充了电压，其值正好等于电源电压Vdd和0，反相器有电源，可以工作。图 14.13第28页/共115页2914.2.4 C2MOS移位寄存器(续)若Vi=1，则 解得:电荷再分配后，影响着原先保存的电压。若Vi=0，则 解得:可见，电荷再分配的影响极其严重。特别是若前一个状态为“0”状态，即=0，而现在却变为 这一项相当大，会造成数据出错。第29页/共115页3014.2

18、.4 C2MOS移位寄存器(续)因此，直接用这一类DFF来构造动态移位寄存器的设想已成为历史。然而，人们发现，只要把时钟开关换一个位置，把时钟开关放到反相器中去，性能大不一样。如下图所示。时钟位置交换后，情况发生了根本变化。尽管在Vi=0时，Ca上将充电到Vdd，在Vi=1时，Cb被充电到0，但只有当=1时，才会有输出。若=0，无论如何也不输出。因此，该电路根本不存在电荷再分配问题。况且，Vi=0时，Ca充电到Vdd，和Vi=1时，Cb充电到0，本身就体现了反相器工作是我们正需要的。图14.14第30页/共115页3114.2.4 C2MOS移位寄存器(续)经过这样的改进，C2MOS DFF获

19、得了广泛应用，并称为DFF2。如图所示。采用DFF2也可以组成一种动态移位寄存器，这是肯定的。现在的问题是，我们要比较一下DFF1与DFF2。首先，电路元件个数相同，性能一样。但是，DFF2的版图简便，因为它少一根连线。图14.15第31页/共115页3214.2.4 C2MOS移位寄存器(续)如果把DFF1中传输门的输入端上的P管与N管的连线省掉，就得到DFF2。如图所示。图14.16第32页/共115页3314.2.4 C2MOS移位寄存器(续)其实，还有一个差别。在DFF1中，传输门与反相器是分得开的。如图所示。传输门放在前面，反相器在后面。但在DFF2中，传输门与反相器结合在一起，分不

20、开的。如图所示。传输门是放在后面的，或者说是放在输出口上的。图 14.17图 14.18第33页/共115页3414.2.4 C2MOS移位寄存器(续)因而，也有人把这两种DFF画成如下图所示的符号。意味着它是一种受控的反相器。图 14.19第34页/共115页3514.2.5 精简的DFF(续)为了精简DFF的晶体管数目，人们提出了3管/6管DFF。方法很简单，用NMOS传输门代替CMOS传输门，省一个管子。如下图所示。图 14.20第35页/共115页36精简的 DFF的特点1）每级省一个管子，每位省2个管子，芯片的密度可以增加。2）与NMOS动态移位寄存器相比，它仍属于CMOS动态DFF

21、，不需要做耗尽型负载管。3）采纳NMOS传输门后，有电平蜕化现象。尽管经过反相器是可以恢复的，不影响数据的精度，但是，由于CMOS反相器的输入电压降低，减小了驱动能力，降低了下拉速度，而且还损失了噪声容限NMH。4）也可能引起静态功耗。因为输入电压减小了，若P管的门限电压比较小，P管有可能导通，结果是N管和P管一起导通，产生静态功耗。虽然这并不是肯定性的，但在计算总功耗时，必须要加以考虑。5）由于传输门只要一个管子，减小了传输门的输入电容，因而，上升沿可以更陡。总之，精简 DFF优点多、突出，颇受欢迎。第36页/共115页3714.2.6 小结迄今为止，我们介绍了两大类移位寄存器和相应的DFF

22、。l静态移位寄存器和相应的DFF和Latch，都是依靠正反馈，双稳态来锁存信息的，其电路程式、构造和特点都同TTL双极型电路一致。电路较为复杂，管子数目多，速度慢。l动态移位寄存器，及其相应的DFF，是依靠电容存放信息的。电路简单，管子少，速度快。但是，时钟不能停，且时钟频率不能太低，否则信息要“逃掉”。这类电路是MOS电路中所特有的，在双极型TTL中很少见到这类电路。第37页/共115页38时钟驱动电路的问题l时钟频率的限制。l时钟信号的竞争。l时钟控制的相数，譬如，单相时钟，如在Domino Logic中使用。双相时钟，与，如C2MOS中使用。重叠时钟，1和2，如动态移位寄存器中使用。准两

23、相时钟，实际上是四相时钟:1，1和2,2，如中使用。四相时钟，1，2，3，4，或12，23，34，41等等，在预充电技术中使用。第38页/共115页39时钟驱动电路的问题(续)时钟一多，问题就来了:由于延迟、上升沿、下降沿、内阻等等不均匀，都会引起竞争问题。多相时钟布线困难，有更多的寄生效应，有串扰，保持困难等等。因而，在设计时，总得尽量减少时钟个数。第39页/共115页4014.3 半静态锁存器(Latch)和 DFF14.3.1 锁存机理在RS-Latch的真值表中有一行是No action。所谓不起作用是指，外接的R、S信号不改变Latch内部的状态。在NOR方式的RS-latch中，N

24、o action 是出现在R=0,S=0 情况下的。对于NOR门来讲，R=0,S=0,就意味着没有接R,S线。那么，Latch就变为两个反相器交叉耦合连接。如图所示。图 14.21第40页/共115页4114.3.1 锁存机理:NAND式Latch在NAND式的Latch中，No action是出现在R=1，S=1场合，因为对于NAND门，输入端高电位等于这根线没有接。因此，NAND式的Latch也变成两个交叉耦合连接。如图所示。图 14.22第41页/共115页4214.3.1 锁存机理若把电路重新改画一下，可以发现，交叉耦合的反相器实际上是二个反相器的闭合环路。如图所示反相两次，当然是正反

25、馈。反相器本身就是一个高增益放大器。因此，在输入端只要有一点点变化，输出就会有较大的变化，经两级反相反馈回来就会引起更大的变化，或者越来越大，或者越来越小，最终达到稳定状态。其中一个反相器输入为0，输出为1，另一个反相器输入为1，输出为0，呈现双稳态可以存储信息。图 14.23第42页/共115页4314.3.1 锁存机理:信息获取 通常，总是利用外接控制信号，来干预这个闭合环路，使得外界对两个反相器的影响有所不同。然后，采用闭环自身的功能，自动地调整内部状态，以达到同外加的S或R信号相容。在NOR式的RS-Latch中，实际上是利用OR的功能，把控制信号加到反相器的输入端上，以操作闭环所形成

26、的内部状态。在NAND式的RS-Latch中，是利用AND功能将控制信号加到反相器输入端，以控制Latch的内部状态第43页/共115页4414.3.1 锁存机理:存储单元信息读写但在SRAM的存储单元中，是利用传输门的“线或”连接来控制Latch的。如图所示。如果在bit线上已有Data，只要地址选中（Word线），它就会改变Latch的内部状态，将信息锁存进去。同时，由于传输门是双向的，也可以作为输出：把锁存器中的内部状态传到bit上，就是读出。总之，RS-Latch和存储单元都是把控制信号加在闭环的某一节点上，以改变Latch的内部状态，并不改变闭合环路本身。图 14.24第44页/共1

27、15页4514.3.1 锁存机理:环路控制型 开关S1与S2是互补的。当S2闭合时，S1断开。S1闭合时，S2断开。因此，当S1闭合时，数据D进入环路，经反相器1，可得Q。再经反相器2，可得Q。由于S2是断开的，环路是断开的。已经传输到节点Q的信息无法再进入反相器1进行锁存。这时，信息是存放在放大器的栅极电容中。直到S2闭合，S1断开，形成闭合环路。原来保存在放大器栅极电容上的信息又再次进入反相器1，形成闭合锁存。这时，S1是断开的，不会有新的数据进入环路，不会有任何干扰。图 14.25第45页/共115页4614.3.1 锁存机理:环路控制型由此可见，该电路的特性为，Q(t)=D(t)，S1

28、闭合，S2断开Q(t)=Q(t-1)，S1断开，S2闭合 式中，D(t)是t时刻的输入数据的状态。Q(t)是t时刻的输出数据的状态。Q(t-1)是t-1时刻的Latch的状态，当然Q(t-1)是D(t-1)产生的。现在，我们用传输门来代替开关S1和S2，并由时钟控制。可以构造出一系列新的电路。图 14.25第46页/共115页4714.3.2 半静态锁存器:NMOS电路1）NMOS 半静态锁存器。如图所示。它是采用NMOS传输门代替开关S1和S2，它们分别用时钟与 控制。图 14.26第47页/共115页48CMOS半静态锁存器:单时钟 CMOS电路2）CMOS 半静态锁存器。如图所示。用N管

29、代替S1，P管代替S2，可以构成CMOS半静态电路，优点是它只需要单时钟。图 14.27第48页/共115页49半静态锁存器:双时钟 CMOS电路原理图图 14.28第49页/共115页50半静态锁存器:双时钟 CMOS电路它是用标准的CMOS传输门代替开关的，时钟与互补控制。如图所示。共需8个管子。(前二种电路只需6个管子，但有电平蜕化问题。)图 14.29第50页/共115页51半静态锁存器 这两种电路之所以称为半静态锁存器，是因为它在时钟控制下，在有限时间内，利用闭环来锁存信息的，这一点象静态电路。然而，它却在开环情况下更新数据，因此，只能称为半静态锁存器。在这种电路中含有两个CMOS传

30、输门和两个CMOS反相器。其中两个反相器都在闭环内。有一个传输门在环内，另一个在环外。记得在讨论C2MOS电路和DFF2电路时，曾经把CMOS反相器同CMOS传输门结合起来，把传输门装进反相器内，还可以克服电荷共享问题，设计了一种较好的D触发器DFF2。因而，人们就设想用这样一种观点来改进半静态触发器。第51页/共115页52半静态锁存器电路很明显，环路里的传输门S2是可以同反相器合并的。环路外的传输门不能同环路内的反相器合并，于是新的半静态锁存器电路如下图所示。图 14.30第52页/共115页5314.4 动态锁存器？当人们广泛采用静态锁存器时，不仅要问，有没有动态锁存器？是什么样的？有哪

31、些特点？14.4.1 反馈与锁存 静态电路是以恢复逻辑为基础的。N级反相器串联成为一个序列时，前级的输出立即驱动后级。在理想情况下，不计及各级时延，那么整个序列的输出将是立即响应输入的。输出数据反相与否取决于级数N。如图所示。图 14.31第53页/共115页54双稳态锁存若将输出反馈到输入端，是正反馈还是负反馈？取决于N。如图所示。若N是偶数，是正反馈，可以形成双稳态锁存信息。故静态锁存的闭环中，反相器个数总是偶数，一般N=2。图 14.32第54页/共115页5514.4.2 刷新与锁存 动态电路是以传输门与电容为基础的，即以开关和电容为基础。把N个开关和电容网络串联成一个序列时，数据并不

32、能自动地驱动后级，只有当开关交替地接通和断开，才能把数据一级一级地向前推进。如下图所示。图 14.33第55页/共115页56传输门与反相器交替级联动态移位寄存器由于存在电荷共享问题，这一动态电路链实际上是一条指数衰减的延迟线。为了克服这个缺点，在动态链中必须插入反相器来隔离。传输门与反相器交替级联是动态移位寄存器的最佳结构。经过N个节拍，输入数据将到达输出端。如图所示。图 14.25图 14.34第56页/共115页57传输门与反相器交替级联动态移位寄存器 输出数据是原量或非量？取决于N。实际上是取决于反相器的个数。若，表面上看来，它与N级反相器串联构成的序列极其相似。但实际上完全不一样。在

33、静态反相器链中，是立即响应，及时输出的，在链中不存储信息。只有加了正反馈，形成双稳态后才能存储1bit。二动态链本身就是一个动态移位寄存器，不加任何反馈就可以存储N/2 bit的信息。第57页/共115页58传输门与反相器交替级联动态移位寄存器 若将动态链的输出再反馈给输入端，将可以发现一些新的现象。l因为动态链的输出是N个节拍前的输入数据（原量或非量）。无论N是奇数还是偶数，都是经历了N个节拍后的，它与新进来的数据之间的关系，谈不上是同相还是反相，谈不上正反馈或负反馈问题。它只是把移位移出来的数据重新装进动态移位寄存器。l如果N是偶数，那么反馈回来的就是N个节拍前的输入数据，重新送进这N/2

34、 位的动态移位寄存器，就意味着早先N/2 bit的数据获得刷新，继续在移位寄存器中移位前进。如果环路是闭合的，那么就不断地刷新这批原量的N/2 bit的数据。换言之，一个具有偶数级的移位寄存器闭环可以存储N/2 bit的数据。这就是顺序式，串联式存储器，是一种动态锁存器。第58页/共115页59传输门与反相器交替级联动态移位寄存器l若N是奇数，则反馈回来的是N个节拍前的输入数据的非量。这些非量又重新输入这N/2 bit的动态移位寄存器，并且沿着这动态链不断地前进，不断地将最前面的数据挤出来，又是以非量形式送进动态链。由此可见，当N为奇数的场合，将有N/2 bit的数据群，以原量或非量形式交替地

35、在这个闭环中移动。第59页/共115页6014.4.3 动态锁存器为了锁存数据，动态链必须接成闭合环路。为了更新所存的数据又必须断开刷新环路，把老的数据挤掉。如图所示。一旦写入操作完成，环路再次闭合，并把写入端断开。这样，更新好的数据就在2N级的动态链的闭环中不断地循环刷新，以动态方式存储数据。2N级可以存放N个数据。显然，最短是2级，存放1bit。这就是动态触发器或动态锁存器。图 14.35第60页/共115页6114.4.3 动态锁存器写入/刷新开关可用互补控制的CMOS传输门来实现。其控制信号为LD与LD。当LD=1，环路断开，新的数据可以写入，这时，输出数据Q将比D迟后一个时钟周期，即

36、 Qn+1=Dn当LD=0时，输入端被封住，环路被接通。它就不断地刷新循环。输出将是原来的输入数据。这种动态触发器特性为:，LD=1，输出是一个时钟前的输入数据 ，LD=0，输出是过去所存入的数据显然，这种动态触发器不同于静态的触发器，也不同于DFF1、DFF2，也不同于半静态触发器。第61页/共115页6214.4.4 动态触发器各种变形上述电路的最大缺点是，管数多，时钟多。因此有各种变形电路。最引人注目的是在环路入口处，3个CMOS传输门交在一点，似乎有冗余度，有潜力可挖。在改进时，必须保证如下三点：1）写入时，不刷新。刷新时，不写入。2）写入数据时，动态链上只有二个传输门，用不重叠双相时

37、钟。3）刷新循环时，环路上也只有两个传输门，时钟也是1和2。为了满足上述要求，最恰当的办法是免除1传输门，把1传输门的基本功能归并到LD传输门上。第62页/共115页63动态触发器控制信号的简化 根据上面三个条件，可以妥当地确定新的控制信号。如图所示。图 14.36第63页/共115页64动态触发器的电路简化新的动态触发器:电路简化了，少了一个CMOS传输门，但是控制信号还相当复杂。图 14.37第64页/共115页65LD/LD控制信号同动态链写入时钟 1的合并为了节省时钟控制线数目，又设法把LD/LD控制信号同动态链的写入时钟1合并，则可得如图所示的电路。显然，这种动态触发器同前面一种是不

38、同的，因为它的新数据写入正好是环内同步的。图 14.38第65页/共115页6614.4.5 与半静态锁存器比较如图所示。这两个电路很相似，容易混淆。但仔细看来，是有区别的，动态触发器比半静态锁存器多一个传输门。在半静态锁存器中是以双稳态锁存信息的，传输门仅用来控制写入操作。而在动态触发器中，是以动态移位方式暂存信息的，因而环内必须有2个传输门，并采用不重叠双相时钟。n半静态锁存器是利用正反馈概念。动态触发器是利用刷新概念，机理完全不同。图 14.39第66页/共115页6714.5 静态触发器14.5.1 单时钟静态DFF 单时钟静态DFF如图所示。这种单时钟RS触发器在TTL电路中是很通用

39、的，但TTL电路复杂。在MOS电路中，按逻辑树设计法是很容易构造的。窍门如下：l以小圆圈为界，对电路进行模块划分；l在逻辑树内，“与”、“或”功能一气呵成；l用对偶办法复制P侧逻辑树；l最后，进行交叉连接。图 14.40第67页/共115页6814.5.1 单时钟静态DFF如图所示。仅用14个晶体管，没有时钟竞争问题。图 14.41第68页/共115页69 14.5.2 单时钟具有直接置位复位功能的DFF主从DFF的设计方案图 14.42第69页/共115页70 14.5.2 单时钟具有直接 置位复位功能的DFF图 14.45第70页/共115页71 14.5.2 单时钟具有直接置位复位功能的

40、DFF图 14.46第71页/共115页7214.6 半静态触发器 半静态触发器是介于静态与动态之间的。通常，它以静态方式锁存信息，以动态方式更新信息。14.6.1 具有置位、复位功能的半静态触发器 半静态锁存器的标准形式如图所示。图 14.47第72页/共115页7314.6.1 具有置位、复位功能的半静态触发器现在的问题是怎样把置位信号、复位信号加进去？为此，我们把两个反相器换成二个或非门，分别加上S与R，如图所示。就很容易构成具有置位、复位的半静态锁存器。如果选用两级这样的锁存器级联，并进行双相控制，就可以得到一个主从半静态触发器。图 14.48第73页/共115页7414.6.2 链式

41、半动态锁存器若在双相动态移位寄存器链上跨接一系列单管传输门，可以形成一种链式半动态锁存器。如图所示。注意，每一个跨接传输门将跨过两个反相器和一个传输门。凡是被跨接的传输门是相信号控制的，将采用N管传输门，并用相时钟控制；凡是被跨接的传输门是相时钟控制的，则就采用P管传输门，并用相时钟控制。图 14.49第74页/共115页7514.6.2 链式半动态锁存器:工作原理当=1时，全部跨接的N管导通。这时，在相时钟控制下的CMOS传输门也导通，形成了两级反相器闭环，产生了双稳态，提供了锁存的功能。而此时全部跨接的P管都截止，而且由控制的CMOS传输门也不导通。因而整个链条是断的，只剩下局部的闭环，锁

42、存着原先在动态移位寄存器中的数据。当=0时，全部跨接的P管导通，全部由相时钟控制的CMOS传输门也导通，形成另一类两级反相器的闭环，提供了双稳态锁存功能。这时，全部跨接的N管负载截止，而且由控制的CMOS传输门也不通。整个寄存器链是断的，只有局部的闭环，锁存着原先已在动态移位寄存器内的数据。第75页/共115页76链式锁存器与动态移位寄存器动态移位寄存器是以电容存储为基础的。随着双相时钟交替地作用，数据就逐级传递。数据是以动态方式存储的。时钟一停，或者时钟暂时停在“1”或“0”电平上，移位寄存器就不移动了，那么原先存放在电容节点上的数据就会很快地消失。而链式锁存器提供了锁存能力，无论时钟停留在

43、“1”电平还是“0”电平，都有一系列闭环以双稳态方式锁存信息。故这类电路允许在任何时刻中断时钟，而仍然保持原有的数据。不过这种电路也有缺点：跨接传输管有电平蜕化。比如，N管对传“1”电平不甚理想，而P管对传输“0”电平不理想。电平蜕化后，降低了噪声容限和充放电速度。由于是CMOS，管子较多。第76页/共115页77NMOS工艺链式锁存器所以，有人想用NMOS工艺来设计链式锁存器。他们在NMOS动态移位寄存器上附加了一系列时钟控制的反馈通路。如图所示。当1=1，2=0时，数据D进入第一级，存在Cg1内。当1=0，2=1时，所存数据经反馈通路形成锁存，并传送到下一级，即Cg2中。再次当1=1，2=

44、0时，数据就锁存在第二个闭环中，以此类推。图 14.50第77页/共115页78NMOS工艺链式锁存器所以，在这个电路中，无论时钟停留在1=1或2=1，信息仍能锁存。然而，注意这个电路有一个缺点，即反向传输也是可以的，在级间有电荷共享问题。为此，设计时应加强主方向的驱动能力。第78页/共115页7914.7 RS14.7 RS网络前面介绍过NOR式的RS锁存器，NAND式RS锁存器和线或式的RS锁存器，即静态存储胞。对线或式RS锁存器做进一步推广。如图所示，在静态锁存胞中，通常B和B是位线，W是字线。只要W线上有控制信号，就可将B和B分别传送到R端和S端以影响锁存内容，完成写入操作。如果我们把

45、B和B端看成R和S端，W看成时钟，就可以得到一种新的RS锁存器。它的只要时钟起作用，R、S信号就加入，否则就锁存原有信息。这样一种锁存器实际上仍是一个存储胞，只不过是把存储胞电路分立地使用。图 14.51第79页/共115页8014.7 RS14.7 RS网络如果我们把传输门的连接略加改变，如图所示。把原来字线W控制下传送B和B改为在A和A控制下传送“0”。即，图 14.52第80页/共115页8114.7 RS14.7 RS网络它等价于，可见，现在的A和 实际上就是R和S。但是有一点区别：它决不会产生冲突。因为A和 是互补的，它决不会产生（R=0，S=0）和（R=1，S=1）两种情况。因此，

46、即把A和 信号锁存起来了。第81页/共115页82如果令，A=R1R2，那么，我们可以得到如图14.53所示的电路，这个电路能产生，这是组合电路，然而它的输出Q和 都有锁存器来保持。它很象IBM发展的CVSL电路（在CVSL电路中仅用2只P管交叉反馈来获得等效的P侧逻辑树），但现在不是利用两个P管，而是用2个反相器来锁存信号。14.7 RS网络图 14.53第82页/共115页8314.7 RS14.7 RS网络如果我们需要把锁存器同RS锁存器控制电路分开来，又可以添加控制时钟，如图14.54所示。当=1时，就把R1、R2装进锁存器；当=0时，锁存器保持原状。由于两个反相器接成的环路是一种双稳

47、态锁存，Q与 总是互补的。图 14.54第83页/共115页8414.7 RS14.7 RS网络因此，图14.55所示的电路必定会满足，XY（A+B）=0或 XY（A+B）=0它说明了XY和（A+B）一定是互补的。故这里又引出了一个新概念，若要证明某些逻辑变量是否满足某个恒等式，只要检查相应的锁存器是否正常锁存。图14.55图 14.55第84页/共115页8514.7 RS14.7 RS网络 再进一步推广，把锁存器的两支控制树用一网络替代，如图14.56所示。图14.56 人们就可以充分利用组合逻辑的技巧来设计RS网络，以确定这种新的RS锁存器的性能。第85页/共115页8614.8 单相动

48、态边沿触发寄存器迄今为止，我们所讨论的触发器和寄存器都是电平触发的。然而，由于数字器件的离散性，电平一致性较差。电平触发将带来可观的时间误差，在需要精确定时的场合，则要求边沿触发。可是，边沿触发电路比较复杂。其次，我们在讨论动态触发器时，仅仅涉及到C2MOS电路，还没有利用预充电技术、DOMINO技术来设计动态触发器。然而，采用这种技术后，电路就变得相当复杂。第86页/共115页8714.8.1 UCL开发的单相动态触发器美国加州大学洛山矶分校于1988年为美国国防部研制了一种电路，属于动态的、边沿触发的寄存器。如图所示。电路构造说明，输入是Z与Z；输出是P与P，并由反相器闭环来锁存；整个电路

49、是预充电的，而且输出节点P与P有补 充预充电。图 14.57第87页/共115页88工作原理如下：当=0时，进行预充电，使节点X预充电到Vdd，输出节点P和 也充电到Vdd。反相器闭环是加电源Vdd的，但接地点不通，在=0时被封住，故两个CMOS反相器闭环不能工作，它对输出节点P和 无影响。由于输入信号Z与 是互补的，故两个P管中总有一个是导通的。导通的那个就会把节点X上的Vdd引到P或 点。l随着时钟从低到高，在上升沿，接地开关导通，反相器闭环被加上电源，放大器到达工作点。这时反相器闭环变成一种读出放大器。第88页/共115页89当时钟的上升沿继续上升，预充电开关和输出节点上的补充预充电开关

50、全部截止。这时节点P与 就被释放，于是输入信号Z与 就可以影响节点P与 。由于Z管与 管中只有一个管子导通，故Z和 对P和 的影响是不同的。只要有一点点微小变化，放大器的正反馈就会加强放大，扩大这种差别，直到放大器闭环建立稳定输出为止。这样，输入变量Z和 就被锁存在反相器闭环中。由此可见，这种锁存器是边沿触发的，是一种动态电路，采用预充电技术的。锁存器只是半个触发器。为了构造触发器，必须将两级锁存器级联起来。由于预充电稳态电路的级联在时钟上有困难，级间必须有隔离。为此，可以用Domino技术，用一P级与N级交替级联。如果第一级是P级（输入Z和 放在P侧），那么第二级应是N级（输入管P和 放在N