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1、第九章 数字集成电路基本单元与版图9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器 1第1页/共92页9.1 TTL基本电路 2TTL反相器第2页/共92页3具有多发射极晶体管的3输入端与非门电路与非门电路第3页/共92页4TTL或非门 第4页/共92页第九章 数字集成电路基本单元与版图9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器 5第5页/共92页9.2.1 CMOS反相器6NMOS和PMOS的衬底
2、分开NMOS的衬底接最低电位地，PMOS的衬底接最高电位Vdd。NMOS的源极接地，漏极接高电位；PMOS的源极接Vdd，漏极接低电位。输入信号Vi加在两管g和s之间，由于NMOS的s接地，PMOS的s接 Vdd，所以Vi对两管参考电位不同。第6页/共92页CMOS反相器的转移特性7Vi Vtn 导通Vi Vdd-|Vtp|截止Vi Vdd-|Vtp|导通NMOS：PMOS：PMOS视为NMOS的负载，可以像作负载线一样，把PMOS的特性作在NMOS的特性曲线上整个工作区整个工作区分分为五个区域五个区域A B C D E第7页/共92页CMOS反相器的转移特性(续1)8A区：0 Vi VtnN
3、MOS截止 Idsn=0PMOS导通Vdsn=Vdd Vdsp=0 第8页/共92页反相器转移特性(续2)9B区：区：Vtn Vi VddNMOS饱和和导通，通，等效等效为电流源流源NMOS平方率平方率跨跨导因子因子PMOS平方率平方率跨跨导因子因子 PMOS等效等效为非非线性性电阻阻在在Idsn的的驱动下，下，Vdsn自自Vdd下降下降,|Vdsp|自自0V开始上升。开始上升。第9页/共92页反相器转移特性(续3)10C区：区：Vi VddNMOS导通，处于饱和区；PMOS也导通，处于饱和区；均等效于一个电流源。第10页/共92页反相器转移特性(续4)n/p对转移特性的影响11第11页/共9
4、2页反相器转移特性(续5)12D区：区：Vdd/2 Vi Vdd/2+Vtp与B区情况相反，PMOS导通，处于饱和区，等效一个电流源：NMOS强导通，等效于非线性电阻第12页/共92页反相器转移特性(续6)PMOS截止，NMOS导通。Vdsn=0|Vdsp|=VddIdsp=0与A区相反13E区：区：Vi Vdd+Vtp第13页/共92页反相器转移特性(续7)14CMOS反相器的反相器的转移特性和移特性和稳态支路支路电流流ABCDEVi0第14页/共92页反相器转移特性(续8)PMOS和NMOS在5个区域中的定性导电特性。15ABCDEPMOSon+on+on+onoffNMOSoffonon
5、+on+on+对于数字信号，CMOS反相器静态时，工作在A区 或E区Vi=0(I=0)Vo=Vdd(O=1)Vi=Vdd(I=1)Vo=0(O=0)状态转换时：(I=0)(I=1)(I=1)(I=0)Is-s=0 Pdc=0Is-s 0Ptr 0第15页/共92页CMOS反相器的瞬态特性 研究瞬态特性必须考虑负载电容（下一级门的输入电容）的影响。脉冲信号参数定义上升时间tr Vo=10%VomaxVo=90%Vomax下降时间tf Vo=90%VomaxVo=10%Vomax 延迟时间td Vi=50%VimaxVo=50%Vomax 16第16页/共92页NMOS和PMOS源、漏极间电压的变
6、化过程为：Vdsn：0Vdd|Vdsp|：Vdd0，即 123原点17CMOS反相器的瞬态特性(续1)Vi从从1到到0 CL充充电第17页/共92页 考虑到上拉管导通时先为饱和状态而后为非饱和状态，输出脉冲上升时间可分为两段来计算。18CMOS反相器的瞬态特性(续2)Vo VO CL被充电 VO上升 Vomax=V-Vtn若Vi V-Vtn Vgs VO CL充电 VO上升 VO=ViVi VO CL放电 VO下降 VO=VOmin=Vtp=0 VO(t)=max(Vi，Vtp)2)=1(V=Vdd)，PMOS不通，VO和O保持不变，即 VO(t)=VO O=O=1 VO=VO第38页/共92
7、页PMOS传输门(续)1.PMOS传输门用作开关传输逻辑信号时传输“1”逻辑，将是理想的。传输“0”逻辑，不是理想的。因为电平是蜕化的，即Vi=0，Vomin=Vtp.PMOS放电放不到底！2.PMOS 传输门也是由控制的.=0，MOS导通，传输信号=1，MOS截止，VO=VO PMOS 传输门也是一种记忆元件，可构成时序逻辑第39页/共92页PMOS传输门(续)PMOS传输门特性VOVddVO|VTp|V Vi00VddVddO1O0 I0011PMOS传输门的基本特性为：在 的控制下，传送I =0 O=I =1 O=O 第40页/共92页CMOS传输门将NMOS传输门和PMOS传输门的优缺
8、点加以互补，得到特性优良的CMOS传输门P-gateN-gate=0，NMOS和PMOS都不导通，VO(t)=VO(t-Tp)不传输信号=1，NMOS和PMOS导通，有两条通路若若I=0，则则NMOS通路更有效通路更有效 CL可以放电放到可以放电放到 0若若I=1，则则PMOS通路更有效通路更有效 CL可以充电充到可以充电充到 1这样，输出电平要么是0，要么是1(Vdd)，没有电平蜕化，可理想地实现信号传送。第41页/共92页42 /78传输门的连接传输门的连接方式主要有：串联、并联、串并联通过适当的连接可以实现特定的逻辑关系。串联 1 2VO00VO01VO10VO11Min(Va，V 2-
9、VTn)两个NMOS传输门的控制信号分别是 1与 2第42页/共92页Va是连接点是连接点a上的电压。上的电压。当两个管子都导通时，最后输出电压当两个管子都导通时，最后输出电压VO应当是应当是Va与与(V 2 VTn)之间的最小值。之间的最小值。Va是前级的输出电压，应当是是前级的输出电压，应当是Vi与与(V 1 VTn)之间的最小值。之间的最小值。VO=min(Va，V 2 VTn)=minmin(Vi，V 1 VTn)，(V 2 VTn)=minVi，V 1 VTn，V 2 VTn传输门串联第43页/共92页传输门串联(续)1=0 V1=0 2=0 V2=01=1 V1=Vdd 2=1 V
10、2=Vdd I=0 Vi=0 I=1 Vi=Vdd-VTnVOVdd-VTnVOVOVO0VOVOV 2 V 2000VddVddVddVdd0Vi0VddOO0OOO1O 2 200011110I01第44页/共92页传输门串联(续)1)控制信号1与2的作用是以联合形式出现的。若12=0，总有一个开关不导通，输出就保持在前一个状态之值，VO=VO。若12=1，则两个开关都导通，可以传输数据2)传输“0”逻辑是理想的，但传输“1”逻辑则产生电平蜕化。其蜕 化程度为 min(V1VTn，V2VTn)。3）输入I与输出O之间的关系为，O=12(I)12=1 O=I12=0 O=O 4）推广到任意k
11、个传输门串联，有O=12k(I)但电平蜕化更严重。第45页/共92页传输门并联V 1V 2VO00VO0VddMin(Vi2,V 2VTn)Vdd0Min(Vi1,V 1VTn)VddVdd?当当 1 2=1时，电路是冲突的。因为这时两个传输门都把时，电路是冲突的。因为这时两个传输门都把各自的输入信号传输给共同的输出。各自的输入信号传输给共同的输出。如果两路输入状态相同，且电压值也相等，如果两路输入状态相同，且电压值也相等，Vi1=Vi2，则，则这类传输仍是许可的。但若两路输入的状态不同，电压值这类传输仍是许可的。但若两路输入的状态不同，电压值不等，且若两个不等，且若两个MOS开关也很理想，则
12、电路就矛盾。开关也很理想，则电路就矛盾。第46页/共92页传输门并联(续)VO000VOVddVTn0VOVddVTnVddVTnVddVTnVO0VddVTnV 1 V 2Vi1 Vi20 00 VddVdd VddVdd 00 00 VddVdd VddVdd 00001011101 1 2I1 I200011 11 000011110不出现冲突情况下，实现与或逻辑。使能信号 1 2均为0，输出为高阻。第47页/共92页传输门并联(续)从传输的角度出发，逻辑关系表示为：O=1(I1)+2(I2)即，在1控制下传输I1，而在2控制下传输I2，二者发生线或。传输门并联可推广到任意k个NMOS传
13、输门的并联：O=1(I1)+2(I2)+k(Ik)需要注意的是，传输门并联，必须保证各个输入的逻辑电平一致，否则，将会出现冲突，需要外电路来强制输入电平趋于一致。第48页/共92页传输门串并联串并联是传输门网络的最基本形式O=1 3(I1)+2 4(I2)+1 2(I3)+3 4(I4)对一个复杂的传输门网络，上式可写为，O=P1(I1)+P2(I2)+Pk(Ik)式中Pk是第k路的各控制变量的逻辑乘积第49页/共92页由传输门构成开关逻辑 50开关开关逻辑与或与或门 传输门符号符号第50页/共92页异或和异或非门电路 51异或异或异或非异或非B第51页/共92页线或电路52要实现线或，两个信
14、号必须只能有一个信号有效，另一个为高阻态要实现线或，两个信号必须只能有一个信号有效，另一个为高阻态第52页/共92页CMOS传输门版图实现 53第53页/共92页三态门 54第54页/共92页三态门版图 55第55页/共92页驱动电路及其版图 56多个管子并联使用多个管子并联使用增大输出驱动能力增大输出驱动能力第56页/共92页第九章 数字集成电路基本单元与版图9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器 57第57页/共92页9.3 数字电路标准单元库设计 58标准准单元元设计流程流程图 第5
15、8页/共92页库单元设计 标准单元库中的单元电路是多样化的，通常包含上百种单元电路，每种单元的描述内容都包括：（1）逻辑功能；（2）电路结构与电学参数；（3）版图与对外连接端口的位置；对于标准单元设计EDA系统而言，标准单元库应包含以下三个方面的内容：（1）逻辑单元符号库与功能单元库；（2）拓扑单元库；（3）版图单元库。59第59页/共92页库单元设计 例60简单反相器反相器第60页/共92页第九章 数字集成电路基本单元与版图9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器 61第61页/共92页9
16、.4 焊盘输入输出单元 62输入入单元元主要承担主要承担对内部内部电路的保路的保护一般一般认为外部信号的外部信号的驱动能力足能力足够大，大，输入入单元不必具元不必具备再再驱动功能。因此，功能。因此，输入入单元的元的结构主要是构主要是输入保入保护电路。路。为防止器件被防止器件被击穿，必穿，必须为这些些电荷提供荷提供“泄放通路泄放通路”，这就是就是输入保入保护电路。路。输入保入保护分分为单二极管、二极管、电阻阻结构和双构和双二极管、二极管、电阻阻结构。构。第62页/共92页输入单元例63单二极管、二极管、电阻阻电路路 双二极管、双二极管、电阻保阻保护电路路 第63页/共92页9.4.2 输出单元
17、A.反相输出I/OPAD 顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。图9.37是一种p阱硅栅CMOS结构的反相输出单元，由版图可见构造反相器的NMOS管和PMOS管的尺寸比较大，因此具有较大的驱动能力。64第64页/共92页输出单元 例p阱硅栅CMOS反相输出I/OPAD 65第65页/共92页输出单元 例去铝后的反相器版图 66第66页/共92页输出单元(续)大尺寸NMOS管版图结构和剖面67第67页/共92页输出单元(续)反相器链驱动结构假设反相器的输入电容等于Cg，则当它驱动一个输入电容为fCg的反相器达到相同的电压值
18、所需的时间为f。如果负载电容CL和Cg的CL/Cg=Y时，则直接用内部反相器驱动该负载电容所产生的总延迟时间为ttol=Y。如果采用反相器链的驱动结构，器件的尺寸逐级放大f倍，则每一级所需的时间都是f，N级反相器需要的总时间是Nf。由于每一级的驱动能力放大f倍，N级反相器的驱动能力就放大了f N倍，所以f NY。对此式两边取对数，得：N=lnY/lnf反相器链的总延迟时间ttol=N*f*=(f/lnf)*lnY 68第68页/共92页输出单元(续)直接驱动和反相器链驱动负载时的延迟时间曲线 69第69页/共92页输出单元(续)B.同相输出I/OPAD 同相输出实际上就是“反相反相”，或采用类
19、似于图9.40所示的偶数级的反相器链。为什么不直接从内部电路直接输出呢？主要是驱动能力问题。利用链式结构可以大大地减小内部负荷。即内部电路驱动一个较小尺寸的反相器，这个反相器再驱动大的反相器，在同样的内部电路驱动能力下才能获得较大的外部驱动。70第70页/共92页输出单元(续)C.三态输出I/OPAD所谓三态输出是指单元除了可以输出“0”，“1”逻辑外，还可高阻输出，即单元具有三种输出状态。同样，三态输出的正常逻辑信号也可分为反相输出和同相输出。图9.42是一个同相三态输出的电路单元的结构图。同相三态输出单元电路结构 71第71页/共92页输出单元(续)同相三态输出单元版图 72第72页/共9
20、2页输出单元(续)D.漏极开路输出单元漏极开路结构实现的线逻辑73第73页/共92页9.4.3 输入输出双向三态单元（I/O PAD）在许多应用场合，需要某些数据端同时具有输入、输出的功能，或者还要求单元具有高阻状态。在总线结构的电子系统中使用的集成电路常常要求这种I/OPAD。输入、输出双向三态单元电路原理图 74第74页/共92页第九章 数字集成电路基本单元与版图9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器 75第75页/共92页9.5 了解CMOS存储器 76第76页/共92页存储单元的等
21、效电路 77第77页/共92页9.5.1动态随机存储器（DRAM）A.DRAM单元的历史演变过程(a)含两个存储节点的四晶体管DRAM单元；(b)含两条位线和两条字线的三晶体管DRAM单元；(c)含两条位线和一条字线的双晶体管DRAM单元；(d)含一条位线和一条字线的单晶体管DRAM单元78第78页/共92页三晶体管DRAM单元的工作原理79字线上通过预充电电路将电容C2和C3充电到VDD字线电容比存储电容C1要大很多第79页/共92页工作原理(续）在写“l”时序中，VT1接通，电容Cl和C2的电荷共享 在读取“l”过程中，VT3选通，列电容C3通过晶体管VT2和VT3进行放电 80第80页/
22、共92页工作原理(续）在写0时序过程中C1和C2通过VT1和数据写入晶体管放电 在读取0过程中列电容C3不放电 81第81页/共92页工作原理(续）对三晶体管DRAM单元进行四个连续操作：写入“l”，读取“1”，写入“0”和读取“0”时的典型电压波形 在预充电周期电流通过VTl和VT2开始对列电容C2和C3进行充电 82第82页/共92页单晶体管DRAM单元的工作过程 带选取线路的典型单晶体管(1-T)DRAM单元；83第83页/共92页单晶体管DRAM单元的工作过程84带控制电路的单晶体管DRAM单元阵列的存储结构第84页/共92页9.5.2 静态随机存储器（SRAM）85第85页/共92页
23、CMOS SRAM单元的电路拓扑结构 86第86页/共92页9.5.3 闪存闪存单元由一个带浮栅的晶体管(1967)构成，该晶体管的阈值电压可通过在其栅极上施加电场而被反复改变(编程)。闪存存储器(1984)的数据编程及擦除方法(a)热电子注入法(b)Fowler-Nordheim隧穿法 87第87页/共92页闪存单元的等效耦合电容电路 当给控制栅极和漏极加电压(VCG和VD)时，浮栅的电压(VFG)可以用耦合电容表示为：QFG为存储在浮栅中的电荷，Ctotal为总电容，CFC为浮栅和控制栅之间的电容，CFS，CFB和CFD是浮栅和源极、浮栅和本体、浮栅和漏极之间的电容，VCG和VD分别为控制
24、栅和漏极的电压。88第88页/共92页闪存单元的等效耦合电容电路（续）用VT(FG)代替式(9.26)中的VFG并整理可得到导通控制栅晶体管的最小控制栅极电压(VCG)如下：其中，VT(FG)为导通浮栅晶体管的阈值电压。同样，两种数据存储状态(“0”和“l”)的阈值电压差可表示为：89第89页/共92页控制栅压具有低和高阈值电压的闪存单元的I-V特性曲线 90第90页/共92页思考题1画出CMOS标准反相器的电路图和版图。2画出二输入CMOS与非门和或非门的电路图和版图。3负载为大尺寸器件时，如何考虑前级电路的驱动能力？4列出CMOS存储器的分类和各自的特点。91第91页/共92页92感谢您的观看！第92页/共92页