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1、第十一章第十一章 薄膜淀积薄膜淀积11.1 11.1 热氧化热氧化11.2 11.2 介质淀积介质淀积11.3 11.3 多晶硅淀积多晶硅淀积11.4 11.4 金属化金属化总结总结11.1 热氧化2.1 热氧化11.1.1 生长的机制下列为Si在氧气或水气的环境下，进行热氧化的化学反应式：Si（固体）+O2（气体）SiO2（固体）（1）Si厚度/SiO2=0.46了解晶体和非晶体形态的基本差异 因此在氧化初期，表面反应是限制生长速率的主要因素，此时氧化膜厚度与时间成正比。当氧化膜变厚，氧化剂必须扩散至与二氧化硅的界面才可反应，故其厚度受限于扩散速率，因此氧化生长厚度变成与氧化时间的平方根成正
2、比，其生长速率的曲线为抛物线。通常式（7）可表示成更简单的形式 x2+Ax=B(t+)(8)式中A=2D/k，B=2DC0/C1，故B/A=kC0/C1.通过此关系式，线性区为 x=B/A(t+)(9)抛物线区为 x2=B(t+)（10）B/A 称为线性氧化速率常数，而B称为抛物线型氧化速率常数。在多种氧化条件下，实验测量结果与模型预测想吻合。进行湿法氧化时，初始的氧化膜厚度d0很小，也就是0。然而对干法氧化，在t=0处的外推值约为20nm.图2.6所示的（111）、（100）面的硅晶片用干、湿法氧化的线性氧化速率常数B/A与温度间的关系。在干、湿法氧化下，线性氧化速率常数将随exp（-Ea/
3、kT)变动，其中Ea为激活能，约为2eV.此值与打断硅-硅键所需能 量1.83eV相当符合。对于（111）面，硅原子键密度高于（100）面，因此前者的线性氧化速率常数较大。图2.6 2.7和图2.8 图2.7为抛物线型氧化速率常数B与温度的关系。常数也随exp(-Ea/kT）改变。对干法氧化而言，激活能为1.24eV，此值与氧在硅土内的扩散激活能（1.18）eV相当吻合。在湿氧环境下的激活能为0.71eV，与水在硅土内扩散的激活能（0.79eV）相当符合。抛物线型氧化速率常数与晶体方向无关。此结果在预料之中，因为其值仅与氧化剂扩散穿过一层杂乱排列的非结晶型硅土的速率有关。在干氧环境下生长出的氧
4、化膜有最佳的电特性，但其氧化时间比在同温度下生长同厚度氧化层的时间要长。对于薄氧化膜，如MOSEFT栅极氧化膜，长采用干法氧化。然而，在MOS集成电路与双极型器件中，较厚的氧化膜则采用湿氧（水蒸气）方式以获得适当的隔离与保护效果。图2.8为两种晶向的硅衬底实验所得的氧化膜厚度与氧化时间及温度的关系。在同一氧化条件下，（111）面的氧化膜厚度比（100）面为厚，主要是由于前者的线性氧化速率常数较大所致。值得注意的是，在相同氧化温度与时间条件下，以湿氧生长的氧化膜厚度是干氧生长的5-10倍。2.1.2 薄氧化膜生长 为精确控制薄氧化膜厚度并具有可重复性，一般采用较慢的氧化速率常数。方法有很多种，一
5、是在常压下以干氧法在较低的温度（800-900）下进行氧化；二是在较低的气压下氧化；三是采用惰性气体混合着氧化剂，以减少氧气的分压；四是以热氧化生长及化学气相沉淀二氧化硅的混合方式生成栅极氧化膜。干法氧化生长的初始阶段，氧化膜中存在很大的压缩应力，使得氧化膜中氧气的扩散系数变小。当氧化膜变厚，二氧化硅的粘滞性流动将降低此应力，使扩散系数接近于无应力下的值。所以，对氧化膜，D/k值非常小，我们可忽略式（9）中的Ax项，得到 X2-d02=Bt (11)其中d0为（2DC0/C1）1/2，表示时间为零时起始氧化膜厚度；B为抛物线型氧化速率常数，因此我们预计在干氧生长初期也是抛物线形状。2.2 介质
6、淀积 淀积介电薄膜主要用于分立器件与集成电路的隔离与保护层。一般常用的有三种淀积方式：常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）及等离子体增强式化学气相淀积（PECVD）。其中PECVD是利用能量增强CVD反应，除了一般CVD系统的热能外，另加等离子体能量。至于该使用上述何种方式，则以衬底温度、淀积速率、薄膜均匀度、外观形态、电特性、机械特性、电介质的化学组成等作为考虑因素。常压化学气相淀积的反应炉与图2.2相似，唯一差别为通入的气体不同。图2.9（a)的热壁低压反应炉是以三段式熔炉来加热中间的石英管。气体由一端通入另一端抽出，晶片垂直置于有沟槽的石英舟内。由于石英管与炉管
7、紧邻，故管壁是热的。相比之下，利用射频加热的水平外延反应 器壁则为冷壁。图2.9（b)为平行板辐射流等离子体增强式CVD反应炉。其反应腔由圆柱形玻璃或铝构成，两端均以铝板封口。圆柱形筒内部有上下两块平行铝板当作电极，上电极接射频电压，下电极接地。两电极间的射频电压将产生等离子体放电。晶片置于下电极以电阻丝加热至100-400间。反应气体由下电极周围的气孔流入反应炉内。此反应系统最大的优点为低淀积温度，可惜其容量有限，尤其对大尺寸晶片更为严重；再则，疏松的淀积物掉到晶片上会造成污染。2.2.1 二氧化硅 CVD法淀积的二氧化硅无法取代热氧化法所生长的二氧化硅，这是因为热氧化法所得到的薄膜具有最佳
8、的电特性，所以CVD仅作为候补方法。没有掺杂的二氧化硅膜可用于隔离多层金属膜、注入及扩散的掩蔽层、生长场氧化膜等。掺杂有磷的二氧化硅，不仅可作为金属层间的隔离材料，亦可淀积于器件表面作为保护层。有时用掺杂磷、砷或硼的氧化膜作为固态扩散源。一、淀积法 二氧化硅膜可由多种方式淀积。低温淀积时（300-500），二氧化硅膜由硅烷、杂质与氧气反应而得。以磷擦背杂的二氧化硅为例，其化学反应为SiH4+O2 SiO2+H2 (12)4PH3+5O2 2P2O5+6H2 (13)淀积时，可在常压CVD反应炉中或LPCVD反应炉中进行。由于硅烷与氧气的低温反应使得此法特别适用于在铝膜上淀积二氧化硅。对中等温度
9、（500-800）的二氧化硅淀积，可将四乙氧基烷化学式Si(OC2H5)4 Si(OC2H5)4,在LPCVD反应炉中进行分解而得到。从液态源蒸发并分解的反应式如下：Si(OC2H5)4SiO2+副产物 （14）淀积速率与温度之间有exp(-Ea/kT）的关系，其中Ea为激活能。以硅烷-氧气形成氧化膜的激活能相当低：无掺杂氧化膜激活能约为0.6eV，有磷掺杂的氧化膜其激活能则几乎为0。相反地，TEOS氧化膜激活能特别高：无掺杂氧化膜激活能约为1.9eV,有磷掺杂的氧化膜其激活能则为1.4eV.淀积速率与TEOS分压呈（1-e-p/p0)的比例关系。其中p为TEOS的分压，p0约为30Pa。在T
10、EOS分压较低时，淀积速率受限于9表面反应；在TEOS分压较高时，表面因吸附接近饱和的TEOS，所以淀积速率变的几乎与TEOS分压无关。近年来，在常压及低压下使用TEOS及臭氧为气体源的化学气相淀积方法已被提出来。如图2.10所示。这种技术可杂低温下淀积出具有共形性好及低粘滞性的氧化膜。此外，氧化膜在退火时薄膜体积的收缩与臭氧在薄膜中的浓度有关。如图2.11所示。由于臭氧与TEOS形成的氧化膜具有多孔性，因此在ULSI的工艺中，O3-TEOS常配以等离子体增强的方式来达到平坦化的效果。图2.10图2.11 对于高淀积温度（900），可将二氯硅烷与氧化氩氮在低温下反应形成二氧化硅。其反应如下：S
11、iCl2H2+2N2OSiO2+2N2+2HCl （15）此法可得到均匀性极佳的薄膜，因此有时也用它来作为覆盖多晶硅的绝缘膜。二、二氧化硅的特性 二氧化硅薄膜淀积的方法与特性列于表2.1中。一般而言，淀积温度与薄膜的品质有直接的关联，在较高温度淀积时，淀积薄膜在结构上与热氧化方式生长的氧化膜相似。当温度低于500，薄膜密度变的较低。将薄膜在600-1000间加热，可使薄膜密致化，密度可增加到2.2g/cm3。二氧化硅的折射率对波长为0.6328um的光为1.46。折射率越低，孔隙越多。氧化膜在氢氟酸溶液中的腐蚀速率与淀积温度、退火过程及掺杂浓度有关。通常高品质的氧化膜腐蚀速率也较低。三、台阶覆
12、盖 台阶覆盖指的是淀积薄膜的表面几何形貌（拓扑图）与半导体表面的各种台阶形状的关系。图2.12（a)是一理想的或共形的台阶覆盖图，我们可看出薄膜厚度沿着台阶都很均匀，主要原因是反应物淀积后在台阶表面快速地迁移所致。图2.12 图2.14 图2.12（b)为一非共形的台阶覆盖的例子。其主要原因是反应物在吸附、反应时没有显著的表面迁移所致。其到达角度（1）可从0-180变化。而对水平面下方的垂直侧壁而言，其到达角度（2）只在0-90变化。因此淀积薄膜在上表面的厚度为侧壁方向的两倍。在底部，到达角度（3）与开口宽度有关，薄膜厚度正比于 3=arctan(W/l)(16)其中l为台阶的深度，W为开口宽
13、度，这种台阶覆盖沿着垂直侧壁相当薄，有 可能因遮蔽效应而使台阶地步薄膜断裂。用TEOS低压分解形成的二氧化硅因为能在表面迅速迁移，所以有良好的台阶覆盖性。高温下二氯甲硅烷与氧化氩氮反应所得的依然一样。但是，硅烷与氧反应淀积时不发生表面迁移，故台阶覆盖由到达角度决定。大部分经蒸发或溅射方法所得的材料具有与图2.12（b)相似的特性。四、磷硅玻璃回流 在金属层间，一般需淀积表面平滑的二氧化硅作为绝缘体层。若下层金属薄膜的表面覆盖氧化膜有凹陷现象，容易造成上层金属膜淀积时有缺口产生电路断路。图2.13显示在多晶硅栅极上淀积四种不同磷硅玻璃的扫描电子显微镜横截面照片。看来磷硅玻璃中磷的含量愈高，台阶角
14、度愈小，回流的效果也愈好。磷硅玻璃回流与退火时间、温度、磷的浓度及退火时的环境有密切的关系。图2.13显示台阶角度与磷重量（G）百分比之间的关系，可近似为 120（10-G%）/10 （17）若要小于45，则磷含量需大于6%。但当含量高于8%以上时，氧化膜中的磷与水气结合成磷酸，将腐蚀金属膜（铝膜）。因此使用磷硅玻璃回流时，需将磷含量控制在6%-8%之间。氮化硅 利用氮化的方法（如以氨气）生长氮化硅相当困难，其主要原因是生长速率太慢，且需很高的生长温度。然而，氮化硅可以用中温（750）、LPCVD的方法或低温（300）等离子体增强CVD的方法淀积。此外，因表面氧化速率很慢，氮化硅薄膜可作为遮蔽
15、物，使露出硅表面区域可选择性生长二氧化硅（场氧）。利用等离子体增强CVD方式，其淀积薄膜无正确化学组成比，且其密度只有2.4g/cm3-2.8g/cm3。由于其淀积温度较低，适合在制作完成的器件上淀积最后的保护层；其抗刮性极佳，适合作为防止外界水气与钠离子扩散至器件的材料。在LPCVD淀积系统中，二氯甲硅烷与氨在700-800间反应形成氮化硅。化学反应如下：3SiCl2H2+4NH3Si3N4+6H2+6HCl （18）薄膜均匀性好、产量（即每小时可处理的晶片数）高是低压工艺的优点。与氧化膜的淀积相似，氮化硅薄膜淀积由温度、压力及反应物浓度所决定。淀积氮化硅层的激活能为1.8eV。淀积速率随总
16、压强或二氯甲硅 烷分压上升而增加，并随氨与二氯甲硅烷比例上升而下降。在等离子体增强CVD中，氮化硅可用硅烷与氨在氩等离子体中感应生成，或用硅烷在氮气的等离子体中反应生成。其化学反应式如下：SiH4+NH3SiNH+3H2 （19a）2SiH4+N22SiNH+3H2 （19b）反应生成物与淀积条件有密切的关系。淀积氮化硅薄膜使用径向气流平板式反应腔，如图2.9（b)所示。其淀积速率通常随温度、输入功率、反应气体压力增强而增强。以等离子体增强CVD生长的薄膜含高浓度的氢。半导体工艺中，用等离子体方法生长的氮化物的氢含量约为20%-25%，其张应力较小，电阻率与氮化硅中硅与氮的比例有关，范围从10
17、5*cm-1021*cm，介电强度约为1*106V/cm-6*106V/cm.2.2.3 低介电常数材料 当器件持续缩小至深亚微米的范围时，需使用多层金属连线结构来减小因寄生电阻与寄生电容引起的RC延迟时间。如图2.14所示，器件栅极的速度增益将因金属层间的金属连线RC时间常数增加而抵消。例如，当栅极长度为250nm或更小时，约有50%的延迟时间是由较长的金属连线所产生。因此ULSI电路中,金属连线的连接方式将成为影响IC芯片特性的决定因素。为降低ULSI电路中的RC时间常数，必须采用低电阻率的金属材料作连线和低电容值的阶层膜。降低电容的方式包括：增加介质厚度、降低连线材料厚度与面积等。材料选
18、择 金属连线间的介质须具备以下特色：低介电常数、低残余应力、高平坦化能力、高填隙能力、低的淀积温度、工艺简单、易整合。ULSI电路中，有不少合成的低介电常数材料以应用在金属层间的介质上。角受到重视的低介电常数材料列于表2.2。这些材料涵盖无机和有机物质，其淀积方式包括：化学气相淀积或旋转涂布方式。2.2.4 高介电常数材料 高介电常数材料在ULSI电路中有其使用的必要性，尤其是针对动态随机存储器（DRAM）。为保证器件的正常工作，DRAM的储存电容值必须维持在40fF左右。为了达到某一给定电容值，一般会选择议和最小厚度d,且保证其漏电流不超过最大容许值，而击穿电压则不低于最小容许值。电容的面积
19、可通过堆叠或沟槽的方式增加，这些结构将在5章中讨论。然而对平面结构而言，面积A应随着DRAM密度的提升而降低，因此必须提高薄膜的介电常数。多种高介电常数材料如钛酸锶钡（BST）及钛酸铅锆（PZT）等列于表2.3。另外，有些钛酸盐类掺杂一些或多种受主（如碱土族金属）或施主（如稀土族金属）来形成介质。氧化钽(Ta2O5)介电常数范围在20-30之间。一般常用的Si3N4介电常数约为6-7，而SiO2为3.9。氧化钽膜可有CVD的方式生成，所使用气体为TaCl5和O2。2.3 多晶硅淀积 以多晶硅作为MOS器件的栅电极是MOS技术的一项重大发展，其中一个重要原因是多晶硅栅电极的可靠性优于铝电极。图2
20、.15显示多晶硅与铝作为电极时，电容的最长击穿时间与氧化膜厚度的关系。很明显，多晶硅表现较好，尤其在栅极氧化膜较薄时。铝电极之所以击穿时间较短，是因铝原子在电场的作用下会迁移到氧化膜所致。多晶硅还可作为杂质扩散源以形成浅结，并确保与单晶硅形成欧姆接触。另外，多晶硅亦可用来制作导体与高电阻值的电阻。用低电压反应炉淀积多晶硅如图2.9（a)所示的温度在600-650之间，以下列反应式分解硅烷而生成：SiH4Si+2H2 (20)一般最常用的低压淀积方法有两种：一种是在压强约为25Pa-130Pa之间，使用100%的硅烷作为反应气体；另一种是利用氮气作为稀释硅烷的气体，将硅烷浓度控制在20%-30%
21、之间。上述两种每次均可淀积数百片的晶片，且厚度均匀（即误差在5%以内）。图2.16显示四种淀积温度下，淀积速率与硅烷分压间的关系图。在硅烷分压较低时，淀积速率与硅烷的分压成正比，而当硅烷分压提升，其淀积速率逐渐呈现饱和。以低压淀积时，通常温度限制在600-650之间，在这范围内，淀积速率随exp(-Ea/kT)而改变，此时的Ea为1.7eV，与反应腔内 的总压强无关。当温度更高时，由于气相反应的缘故，导致薄膜变的粗糙且吸附能力不佳并有硅烷不足的现象。在如此条件下淀积出的薄膜均匀性很差。温度低于600，淀积速率太慢，所以不实用。影响多晶硅结构的工艺参数包括：淀积温度、杂质掺杂以及淀积后的热工艺。
22、淀积温度在600-650之间时，所得多晶硅为圆柱形，由多晶硅粒所构成，大小约为，择优取向为（110）。另外，若淀积温度在600以下，则淀积出的薄膜为非结晶形态，但经过掺杂及热处理后，可获得如同多晶硅一样的柱状晶粒。多晶硅可由多种方式掺杂：扩散法、离子注入法或是在淀积过程中加入额外的杂质，我们称之为临场掺杂。离子注入法最常使用，因为其工艺温度较低。图2.17显示，为利用离子注入法掺杂磷与锑离子于单晶硅及厚度为500nm的多晶硅中，所得薄层电阻（又称方块电阻）值与掺杂浓度间的关系。离子注入的工艺部分将在第四章中讨论。影响多晶硅薄层电阻值的因素包括：注入的剂量、退火时温度及退火时间长短。当低剂量杂质
23、注入于多晶硅时，晶粒边缘的载流子陷阱将会提高薄层电阻值。图2.17中显示，当载流子陷阱恰好被杂质填满后，多晶硅薄层电阻值会大幅度下降，并接近于掺杂单晶硅的薄层电阻值。图2.15 图2.16图2.172.4 金属化 2.4.1 物理气相淀积 一般通常使用物理气相淀积金属的方法有：蒸发、电子束蒸发、等离子体喷射淀积及溅射等。金属或合金（如Ti、Al、Cu、TiN及TaN等)均可利用物理气相淀积方式获得。蒸发的方式是将要蒸发的材料置于真空环境中并加热至其熔点以上，被蒸发的原子会以直线运动轨迹高速前进。蒸发可由电阻加热、射频加热或以电子束聚集于材料源的方式达到熔点。蒸发或电子束蒸发在早期集成电路中被广
24、泛使用，而在现今ULSI领域中，已被溅射的方式所取代。在离子束溅射中，离子源被加速撞击至靶材的表面。如图2.8（a)为一标准溅射系统，溅射出的材料淀积与一面对靶材的晶片上，离子源的电流与能量可独立调整。由于靶材与晶片一起置于低压系统内，更多的靶材物质会有效转移到晶片表面，且污染物较少。增加溅射的淀积速率可提高离子密度，可使用第三个电极以提供更多的电子来促进电离。另一种方法是使用磁场。例如，利用电子回旋共振（ECR）来捕获并使电子行进方向变成螺旋式路径以增加溅射靶材附近的电离效率，这种技术称之为磁控溅射，目前已被广泛应用在金属铝的淀积上，其合金的淀积速率可达到1nm/min.图2.18 长程溅射
25、是另一种可用来控制靶材物质入射至晶片的角度的技术，如图2.18（b)所示。在标准的溅射系统中，有两个基本原因会使原子从靶材表面溅出有相当大的角度分布范围：一是靶材与衬底间的距离dts太短；另一原因是溅出靶材物质在入射至晶片的过程中与工作气体的散射而影响入射的角度。这两个因素相互影响，因为要避免原子遭受散射，必须缩小dts；虽然当气体散射情形显著时，缩小dts可提高产量、淀积均匀性与薄膜特性。在大宽度比的接触窗内填充材料的难度很高，可通过在靶材与晶片中间加入一准直器，以控制溅出原子入射到晶片的角度在5以内从而改善接触窗底部的覆盖率。从图2.18（c）中可看出，在溅射系统中加入准直器后，入射到晶片
26、的角度若大于5，溅出原子将被淀积在准直器的内表面。2.4.2 化学气相淀积 在金属工艺中，化学气相淀积（CVD）是最具有吸引力的，这是因为CVD能形成有良好台阶覆盖的共形覆盖层，而且一次可同时覆盖许多晶片。CVD的基本装置与淀积电介质膜和多晶硅膜的装置相似图2.9(a).低压CVD在硅片表面形貌差别很大的情况下，也能得到共形覆盖层，没有物理气相淀积（PVD）的自遮蔽效应和台阶覆盖差的问题，因此相对于PVD，CVD淀积薄膜具有较低的电阻率。一、化学气相淀积钨（CVD-W）利用化学气相方式淀积的钨不仅可用作接触插栓，也可用于第一层金属。淀积钨可用WF6为气体源，WF6是一种在室温下会沸腾的液体。W
27、F6可被硅、氢气或硅烷还原。基本CVD-W的化学反应式如下：WF6+3H2W+6HF （氢还原）(21)2WF6+3Si2W+3SiF4 （硅还原）(22)2WF6+3SiH42W+3SiF4+6H2 （硅还原）(23)硅烷还原反应比氢还原反应有较高的淀积速率及较小的钨晶粒。此外，硅烷内还原反映不会形成含HF附产物，故不会对薄膜产生侵蚀而使钨表面变的粗糙。一般而言，硅烷还原反应方式用于第一步全面性地淀积钨作为核心层并减少结损伤，之后再以氢还原反应的方式全面生长钨薄膜。二、化学气相淀积氮化钛（CVD-TiN）氮化钛普遍用于金属化工艺中作为金属扩散的阻挡层，其淀积方法包括以溅射的方式撞击氮化钛化合
28、物靶材和化学气相淀积。在深亚微米工艺中，以化学气相淀积的方式淀积氮化钛，其台阶覆盖比以物理气相淀积的要好。CVD TiN可由TiCl4与NH3、H2/N2或NH3/H2反应而得：6TiCl4+8NH36TiN+24HCl+N2 (24)2TiCl4+N2+H22TiN+8HCl (25)2TiCl4+2NH3+H22TiN+8HCl (26)2.4.3 铝 镀 膜 铝及铝合金在IC金属化工艺中使用范围相当广泛。铝膜的淀积可由PVD或CVD的方式完成。因为铝及铝合金具有低电阻率，故可满足低电阻的要求。此外，铝附着于二氧化硅上的特性极佳。然而IC工艺中使用铝于浅结上易造成尖锲或电迁移的问题。本节中
29、，我们将考虑铝在金属化工艺中所遇到的问题及解决方法。一、结尖锲 图2.19为一大气压下铝-硅系统的相图。图中显示两种材料的组成比例与温度间的关系。铝-硅系统有低共熔性，即将两者互相掺杂时，合金的熔点较两者中任何一种材料都低，熔点的最低点称为共熔温度。Al-Si系统的共熔温度为577，该温度相当于硅占11.3%、铝占88.7%的合金熔点。而纯铝与纯硅的熔点分别是660及1412，基于此特性，淀积铝膜时硅衬底的温度必须低于577。图2.19中的插图显示硅元素在铝中的固态溶解度。举例而言，400时硅在铝中的固态溶解度约为0.25%；450时为0.5%；500时为0.8%。因此铝与硅接触时，硅将会溶解
30、到铝中，其溶解量不仅与退火温度有关，也与铝的体积有关。如图2.20所示，铝与硅的接触面积为ZL。经退火时间t后，硅将沿着与铝线接触的边缘扩散，其扩散长度约为(Dt)1/2,其中D为扩散系数，硅在淀积铝膜中的扩散系数为4*10-2exp(-0.92/kT),假设硅在此段铝膜中已经达到饱和，则硅消耗的体积为 V=2(Dt)1/2HZSAl/si (27)图2.19、图2.20二、电迁移 所谓的电迁移是指在电流的作用下，金属原子会发生迁移的现象，这是电子的动量传给带正电的金属离子所造成的。当高电流在IC的薄金属导电层中流过，某些区域的金属离子会堆积起来，而某些区域则会形成空洞。堆积金属区域会与邻近的
31、导体短路，而空洞将导致断路。电迁移引起的导体平均失效时间（MTF）与电流密度J及激活能Ea之间的关系大致为 MTF1/J2exp(Ea/kT)(28)由实验结果得知淀积铝膜的Ea0.5eV,这表明材料迁移的主要形式为低温下晶粒间界扩散，因为单晶铝自扩散时的激活能Ea1.4eV.有些技术可用来增强铝导体对电迁移的抵抗能力，这些方法包括与铜形成合金（如含铜0.5%）、以介质将导体封闭起来、淀积时加氧等。2.4.4 铜 镀 膜 为降低金属连线的RC时间延迟，需使用高电导率的导线与低介电常数的绝缘层，这已是大家的共识。对未来新的金属连线工艺，铜是很明显的选择，因为相对于铝，它具有较高的导电性与较强的电
32、迁移抵抗能力。铜的淀积可用PVD、CVD及电化学等方式。然而相对于铝，在ULSI电路的领域中，铜的使用亦有其缺点。各种用来制作多层铜导线的技术相继被提出。第一种方法是以传统的方式去定义金属线，再进行介质淀积；第二种方法是先定义介质，然后再将金属铜填入沟槽内，随后进行化学机械抛光以去除在介质表面多余的金属而仅保留或沟槽内的铜，这种方法称为嵌入工艺。嵌入技术 使用铜-低介电常数介质作互连线的方法是”潜入法“或是”双层潜入法“。图2.23显示以双层嵌入法制作先进的铜金属连线的步骤。对一个典型的潜入式结构，先定义金属线的沟槽并刻蚀间介质（ILD），再填入多余金属TaN/Cu.TaN的目的是作为扩散阻挡
33、层以阻止铜穿透低介电常数的介质。表面上多余的铜将被去除，因此可获得一平面结构，而金属则镶嵌在介质中。对于双层潜入法而言，在淀积金属桶前，先进行图形暴光工艺，并刻蚀出通孔几沟槽，如图2.23（a)-(d)所示。接着，对铜进行化学机械抛光，使介质表面平坦且没有多余的金属，只有在绝缘层通孔内才镶嵌着金属。使用双层嵌入法的好处是通孔插栓与金属线是相同的材料，所以可减少由通孔产生电迁移失效的问题。图2.232.4.5 化学机械抛光 近年来，化学机械抛光的发展对多层金属连线已日趋重要，主要是因为它是目前唯一可全面性平坦化的技术，全面性平坦化是指将整片晶片表面变为一平坦表面。比起其他平坦化技术，它有许多优点
34、：对大小结构均可得到较好的全面性平坦化、减少缺陷的密度及避免等离子体损伤。表2.4概括列出三种CMP的方法。CMP工艺是在晶片与抛光垫之间加入抛光液，并持续移动要平坦化的晶片面摩擦抛光垫。抛光液中具有研磨作用的颗粒会使晶片表面有机械损伤，这有利于在抛光液中进行反应，或使表面疏松破裂并在抛光液中分解而被带走。因为大部分化学反应是等向性的，所以CMP工艺必须量身定做，使其能对表面的突出点有较快的抛光速率，以达到平坦化的效果。单独只采用机械方式抛光，理论上也可达到平坦化的需求，但却会造成材料表面的机械损伤。此工艺有三个主要部分：要抛光的表面、抛光垫、抛光液（提供化学及机械两种效果。图2.24为一CM
35、P设备的示意图。2.4.6 金属硅化物 硅可与金属形成许多稳定的金属性的及半导电的化合物。有数种具有低电阻率及高热稳定性的金属硅化物可应用在ULSI领域中。例如，硅化钛（TiSi2）与硅化钴（CoSi2)等金属硅化物具有相当低的电阻率，并与一般IC工艺相容。表2.5列出这两种金属硅化物的比较。图2.25显示多晶硅化物与金属硅化物的工艺。典型的多晶硅化物的形成步骤如图2.25（a)所示。在溅射淀积过程中，需使用高温、高纯度合成的靶材来确保金属硅化物的品质。自对准的金属硅化物的形成步骤如图2.5（b）所示。在工艺中，多晶硅栅极在金属硅化物形成前先形成，接着以二氧化硅或氮化硅形成侧壁间隔物用一防止形
36、成金属硅化物时栅极与源/漏极间的短路。然后将金属Ti或Co溅射于整个晶片表面，接着进行金属硅化物的合成热处理。金属硅化物原则上只在金属与硅接触的区域形成。最后以湿法腐蚀的方式将未反应的金属刻蚀掉，只留下金属硅化物。这种技术不需要定义复合层的多晶硅化物栅极，且在源/漏极都形成金属硅化物，降低了接触电阻。金属硅化物具有低电阻率及良好的热稳定性，因此ULSI电路应用中深具潜力。硅化钴因具有低电阻率及良好的热稳定性，最近已被广泛地研究。然而，钴对于氧化物与含氧的环境都相当敏感，有相当大部分的硅会在硅化工艺中被消耗掉。图2.24图2.25总 结 现代的半导体器件制作需要使用薄膜。目前有四种重要的薄膜-热
37、氧化膜、介质、多晶硅及金属膜。薄膜淀积的主要课题包括：低温工艺、台阶覆盖、选择性淀积、均匀性、薄膜品质、平坦化、产量及大尺寸晶片的相容性。热氧化可提供很好的Si-SiO2界面品质，有最低的界面态密度，因此可用于栅极氧化膜及场氧化膜的生长。以低压化学气相淀积介质与多晶硅可有均匀的台阶覆盖。相比之下，物理气相淀积与常压下的CVD一般较容易造成不均匀的台阶覆盖。化学机械抛光可提供全面性的平坦化，减少缺陷的密度。良好的台阶覆盖及平坦化对深亚微米器件图形曝光步骤的精度也是必须的。为降低因寄生电阻与寄生电容的RC延迟时间，金属硅化物广泛用于欧姆接触、铜金属连线及低介电常数的层间介质以满足ULSI电路中多层金属连线结构的需求。此外，我们也探讨了以高介电常数的物质来改善栅极绝缘层的特性及增加DRAM中单位面积的电容。