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1、第六章第六章 时序逻辑电路时序逻辑电路内容提要内容提要【熟悉】触发器四种电路结构及动作特点,四种逻辑功能及其逻辑关系、逻辑符号,逻辑功能的四种描述方法【掌握】时序电路的特点和一般分析方法【熟悉】寄存器的功能、分类及使用方法,双向移位寄存器的级联【掌握】计数器的功能和分类,级联法、置位法构成 N 进制计数器【掌握】555 定时器构成三种电路的工作特点、连接方法及主要参数一一网上导学二二典型例题三三本章小结四四习题答案网上导学网上导学6.1 时序逻辑电路的特点时序逻辑电路的特点：任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关，所以时序电路具有记忆功能。在第五章中，向大家介绍了组合
2、电路。组合电路的特点是其任意时刻的输出状态仅取决于该时刻的输入状态。时序电路逻辑功能描述方法在上面给出的时序电路结构框图中，包括组合逻辑电路和具有记忆功能的存储电路。输出变量 y1，y2，y3。yb，合称输出矢量 Y(t)。输入变量 x1，x2，x3。xa，合称输入矢量 X(t)。同样，存储电路的输入、输出称之为矢量 P(t)和矢量 Q(t)按照结构图，我们可以列出三组方程：设tn+1，tn 分别为相邻的两个离散的时间瞬间。矢量 Y(tn)是 X(tn)，Q(tn)的函数，称输出方程。矢量 P(tn)是 X(tn)，Q(tn)的函数，称驱动方程。矢量 Q(tn+1)是 P(tn)，Q(tn)的
3、函数，称状态方程。本节问答题1 1什么叫组合逻辑电路？2 2什么叫时序逻辑电路？3 3它们在逻辑功能和电路结构上各有什么特点？4 4在时序电路中，时间量 tn+1，tn 各是怎样定义的？描述时序电路功能需要几个方程，它们各表示什么含义？.触发器在这一节中,向大家介绍一种最基本的存储电路触发器（flip-flop）。触发器具有以下基本特点：（）具有两个稳定的（和）状态，能存储一位二进制信息；（）根据不同的输入，可将输出置成或状态；（）当输入信号消失后，被置成的状态能保存下来。.2.1基本触发器一电路结构及逻辑符号在本书第三章里，我们讲了各种门电路，若把两个反相器按照a图的形式连接起来，可以看出，
4、A 点和 B 点信号是反相的，而A 点和C 点始终保持同一电平。这样，可以把 A，C 视为同一点（下面的 b图和 c 图）。在 C 图中，A，B 两点始终反相，而且电路状态稳定，在没有外界干扰或者触发的状态下，电路能够保持稳定的输出。(这一点,大家可以稍作分析即可得知)。d 图是 c 图的习惯画法。将D 图加上触发端，就构成了基本 RS 触发器。下面 a 图示出了基本 RS 触发器的逻辑图和符号。它由两个与非门交叉耦合组成，有两输入端（触发端）A 和 B。基本RS 触发器有两个稳定的状态：一个是 Q=1，Q=0 的 1 状态（Q，Q分别表示触发器的同相和反相输出端，如果Q 端输出为 1，则称触
5、发器为 1 状态，如果 Q 端输出为 0，则称触发器为 0 状态），另一个是 Q=0，Q=1 的 0状态。正常工作时，Q 和Q是一对互补的输出状态。两个输入端A，B中，使 Q=1 的输入端称置位端置位端（Set），使 Q=0 的端称复位端复位端（Reset），上图的 A 端和 S 非端（S）称置位端，B 端和 R 非端（R）称复位端，上面设计的 R-S 触发器用的是与非门，有效触发器输入端所有可能出现的信号和相应的输出端的状态列成一个表，称为触发器的特性表或功能表，其表如下：（表 6.2.1）RSQ QN NQ QN N1 1说明说明0 00 00 00 01 11 11 11 1001100
6、110不允许不满足约束条件1不允许不满足约束条件00置 010置 001置 111置 100保持原态11保持原态表 6.2.1 列出了与非门组成的基本 RS 触发器输入R、S，现态 Qn和次态 Qn1关系的功能表。由表可以看出：基本 RS 触发器具有保持功能,(R=1,S=1)；当R=0(S=1)时，触发器具有置功能，将R端称为复位端，低电平有效；当S=0(R=1)时，触发器具有置功能，将S端称为置位端，低电平有效；由与非门组成的基本触发器输入低电平有效。Qn,Qn1表示前后两个离散时间触发器的状态，上标 n 和 n+1 均表示前后两个离散的时间.注意:当R,S端均为 0 时，由于基本 RS
7、触发器在触发器正常工作时，不允许出现R和S同时为 0 的情况，规定了约束方程SR=1（6.2.1）.触发器正常工作时，S和R应满足这一约束方程，使其成立。二基本触发器的动作特点丶在输入信号的全部作用时间内,都直接控制和改变输出端的状态。例 6.2.1 对用与非门构成的基本 RS 触发器，试根据给定的输入信号波形对应画出输出波形。在开始画波形图的时候最好将输入波形的前后沿均用虚线描出，然后在虚线所分割的每一个区间内分析相对应的输出波形。基本触发器缺点：缺乏统一协调,抗干扰能力差.2.2 门控 RS 触发器和 D 锁存器在数字系统中，往往会含有多个触发器，为了使系统协调工作，引入一个控制信号。系统
8、的这个控制信号通常叫做时钟信号。一门控触发器门控触发器的电路结构及逻辑符号(逻辑符号应用国标,见书P165图6.2.3)与非门构成的门控 RS 触发器是在基本 RS 触发器的基础上加上门控电路。右图是它的逻辑符号。显而易见，门控 RS 触发器输入电平为高电平有效,E为使能信号。门控 RS 触发器功能表（*号表示任意状态）例：试根据给出的 E，R，S 画出门控 RS 触发器的输出波形。二锁存器电路结构及逻辑符号从分析门控 RS 触发器功能表我们可以得知，RS 触发器正常工作时其 R、S 输入端信号不允许出现 RS 均为 1 的状态,为此在 R、S 之间接一个反相器，就可以避免这种现象出现,此时用
9、一个输入信号就可以同时控制 R，S 两个输入端，这种改进的门控 RS 触发器称做 D 锁存器。其中 D 是输入端。E 是使能端，右图是它的逻辑符号。(应以国标逻辑符号为准,见书P166图6.2.5)工作原理A当 E=0 时：控制门被封锁，触发器保持原态不变。n1=n（E=0 时）B当 E=1 时：控制门开启，n1=D（E=1 时）由于 D 锁存器只有一个输入信号，解决了RS 触发器输入信号间有约束的问题。下面是 D 锁存器的功能表。EDQn10*Qn100111例 6.2.3：试根据给定的 E 和 D 的波形，对应画出 D 触发器输出 Q 的波形。三门控触发器的动作特点通过对以上门控 RS 触
10、发器和 D 锁存器的分析可以看出：在 E 的有效期间,输入信号控制和改变输出状态；在 E 处于无效期间，触发器锁存了 E 有效期结束瞬间的状态，并保持不变；缺点：若输入信号在 E 有效期闲多次变化，则输出也将随之多次变化。(我们希望在一个 CP 脉冲期间只变化一次).主从型触发器由于门控触发器在 E 有效期间，输出状态会随输入信号的改变而多次变化。如下图，门控 D 触发器在 E 有效期间，Q 输出有多次翻转。有时为了便于控制，希望每来一个控制信号，触发器的状态最多翻转一次。主从型触发器具有这种特点，其控制信号称为时钟信号，用 CP 表示。一主从型触发器电路结构及逻辑符号主从型触发器由两个结构相
11、同的门控触发器组成，分别称为主触发器（左）和从触发器（右）。主和从触发器分别由两个相位相反的时钟信号 CP，CP 控制。工作原理当CP=1时,主触发器工作,接收输入信号,从触发器由于CP=0不工作而保持原态不变；当CP 下降沿(由 1 变为 0)到来时,主触发器不工作,保持下降沿到来时那一刻的状态不变,从触发器工作,接收主触发器的信号,由于主触发器的输出状态保持不变,因而实现了在一个 CP脉冲期间输出状态只变化一次。由于输入是基本 RS 触发器，所以触发器的输入端 R 和 S 间仍存在约束。二主从型触发器电路结构及逻辑符号(P169)主从型 JK 触发器是在主从型 RS 触发器的基础上加上适当
12、连线构成，它将从触发器的输出 Q 和Q分别接回至主触发器接收门的输入端（上图的红线和蓝线），输入信号命名 S1 改为 J 和 R1 改为 K。工作原理分析上述电路可知,当 J、K 分别为 0、0,0、1 和 1、0 时,其功能与 SR 触发器相同,分别是保持、置 0 和置 1,这里着重分析当 J=K=1时的功能(SR 触发器此状态不允许,有约束方程 SR=0),分别分析当Q=0 和 Q=1 时的工作情况。由分析可知,若Qn=0,则Qn+!=1,若Qn=1,则Qn+!=0,因此JK触发器当J、K 均为 1 时,电路具有翻转功能,即 Q主从 JK 触发器功能表（CP 有效期间）n+!=nQ=。J
13、J0 00 00 00 01 11 11 11 1K KQ QN NQ QN N1 1001100110101010101001110说明说明保持保持置 0置 0置 1置 1翻转翻转例 6.2.4试根据给定的 CP，J，K 的波形，画出主从型 JK 触发器输出Q的 波 形。设 触 发 器 的 初 始 状 态Q=0。三主从型触发器的动作特点通过以上对主从型 RS,JK 触发器工作原理的分析，可以看出：触发器的动作分两步进行，在 CP=1 期间,主触发器接收输入信号，从触发器即输出保持原状态不变。当CP 下降沿到来时，主触发器保持,从触发器接收主触发器保持的 CP 下降沿到来时输出信号,从而实现了
14、在一个 CP 期间输出 Q 只变化一次。一主触发器本身是一个门控 RS 触发器，所以在 CP=1 的整个期间，输入信号都将对主触发器起作用。对于主从 JK 触发器，若在 CP=1，输入信号的状态发生多次变化可能导致触发器输出逻辑错误。.边沿触发型触发器什么是边沿触发器：前面讲过，门控触发器在整个 E 信号有效期间均可发生翻转，这种类型的触发器称为电平触发器，电平触发器的结果是在 E 有效期间允许多次翻转，见上节。为了增强触发器的可靠性和提高抗干扰能力，希望触发器的状态变化仅仅取决于时钟信号触发沿到来时输入信号的状态，即电路翻转时刻仅仅控制在触发脉冲的上升或者下降的边沿，这类触发器叫边沿触发型触
15、发器。由于边沿触发器在没有触发信号时保持不变，而触发时间又非常短，所以，边沿触发器有比较高的可靠性和提高抗干扰能力。下图为电平触发和边沿触发的触发信号波形。本节介绍维持一阻塞型触发器，它是一种时钟上升沿触发的边沿触发型触发器。一电路结构上图示出了由六个与非门构成的维持一阻塞型D触发器的逻辑图。其中最右面的两个是用与非门构成的基本RS 触发器。是输入端。二工作原理当 CP=0 时，CP 信号关闭了下图之间的两个与非门，使其输出为 1，基本 RS 触发器的输入是低电平触发，所以RS 触发器的输出保持原态不变。当上升沿到来且 D=1 时：各点电平如下，触发器置 1。当上升沿到来且 D=0 时：各点电
16、平如下，触发器置 0。三具有异步复位、置位功能和多输入端的维持阻塞D 触发器异步复位是指无论是在 CP=1 或是在 CP=0 期间，只要异步复位端=0 都立即能将触发器复位（触发器输出 Q=0），且当RD=0 信号撤消后，触发器仍能保持”0“状态，直到下一个CP 有效的边沿到来时为止；同样SD=0 具有异步置位（触发器输出 Q=1）功能。下图就是具有异步置位/复位端的维持阻塞 D 触发器。RD称异步复位端，SD称异步置位端。四边沿触发型触发器的动作特点从以上分析看出，边沿触发型触发器的次态仅取决于CP 触发沿到达时输入信号的逻辑状态。为了使触发器可靠工作，输入信号应先于CP 触发沿一个时间建立
17、稳定的值，这段时间称为建立时间；并在 CP触发沿过后，需维持一段时间再撤除，这段时间称为保持时间。例.2.6aRD边沿触发型 D 触发器如下图所示。分析电路功能并根据给定的波形。对应画出输出 Q 的波形。设初态 Q=0。例.2.6b 边沿触发型 JK 触发器如下图所示。分析电路功能并根据给定的波形。对应画出输出Q 的波形。设初态 Q=0。(下图标识后沿触发有误,前两项说明可能不确切)例 6.2.9触发器电路如图所示，分析电路功能，井根据给定的输入波形画出输出 Q 的波形，设触发器初始状态均为。FFO FF1解：图中 FF0 是 CP 下降沿触发的边沿 JK 触发器，FF1 是 A 信号上升沿触
18、发的边沿 D 触发器，RD 是异步复位信号，低电平有效。相应波形如图所示。(下图中第三行 CP 应为 Q0,第四行 CP 应为 Q1)分析：在给定的 A 信号的七个脉冲中，有四个上升沿使FF1 置 0，两个上升沿使 FF1 置 1。第一个上升沿没有用。CP 只有两个下降沿，因为 FF0 的 J=K=1，接成翻转触发器，所以 CP 的下降沿使 FF0 翻转两次均是从 0 到 1，FF0 的从 1 到 0 是异步复位。不同结构触发器动作特点.触发器的逻辑功能及其描述方法一触发器的逻辑功能及其描述方法前面我们向大家介绍了各种触发器,现在大致给它们分一下类.按触发器的结构分类：有基本RS 触发器、门控
19、(RS)触发器、主从型触发器和边沿型触发器。按触发器的功能分类：可将触发器分成 RS 触发器、D 触发器、JK 触发器和 T 触发器。常用的几种触发器见下图(下图中维持-阻塞触发器也属边沿触发器)另外，我们还向大家介绍了表示触发器逻辑功能的一些描述方法，如功能表（特性表），波形图等。本节还要介绍用特性方程，状态图来表示触发器，并且对他们之间的对应关系进行讨论。触发器电路的现态现态指触发器在输入信号作用前的状态。往往用 Qn表示；触发器电路的次态次态指触发器在输入信号作用(和电路现态共同作用)后的状态,用 Qn1表示。触发器的逻辑功能逻辑功能是指电路次态 Qn1和输入信号及现态 Qn之间在稳态下
20、的逻辑关系，可以用功能表，特性方程,状态图（又称状态转换图）以及波形图一等方法来描述。按照逻辑功能的不同，一般把触发器分成 RS，JK，D 和 T 四种类型。RS 触发器RSQn+1说明00Qn保持011置 1100置 011*不定把符合上面功能表逻辑关系的触发器叫 RS 触发器，它具有置、置和保持功能。根据功能表，我们可以画出卡诺图，化简后，即可得到特性方程。特性方程 Qn1=Sn+RnQnSR=0（约束方程）下面向大家介绍一种新的描述触发器逻辑状态的方法状态图。用圆圈分别表示触发器的每一个状态，圆圈中间写上是 0 还是1 状态，用箭头表示状态转换的方向，箭头旁的注明表示实现该状态转换相应的
21、条件。如 RS 触发器的状态图可以画成下面的方式：JK 触发器JKQn1说明00Qn保持010置 0101置 111Qn非翻转把符合表中逻辑关系的触发器叫 JK 触发器，它具有置、置、保持和计数翻转功能。D 触发器DQn+10011说明置 0置 1把符合表中逻辑关系的触发器叫 D 触发器，它具有置、置。T 触发器：把 JK 触发器两个输入端并接成一个输入端，就构成了 T触发器。是它的逻辑符号。它具有保持和翻转功能。Qn1nnnQQK=J+Q=J+JQn=JQn=TQn(取 T=J=输入端)T01Qn+1QnQn说明保持翻转二触发器电路结构和逻辑功能的关系触发器电路结构和逻辑功能是两个不同的概念
22、，结构形式不同的触发器，不仅电路组成、工作原理不同，而且它们在状态转换时动作特点也不同。基本RS 触发器，门控RS 触发器。主从结构触发器、边沿触发器都是按结构形式不同而分的触发器。按照逻辑功能的不同，一般把触发器分成 RS，JK，D，T 四种类型。同一种电路结构形式可以构成不同功能的触发器，而同一种逻辑功能的触发器又可以用不同的电路结构来实现。例如：用 JK 触发器完成 D 触发器的功能。解：D 触发器的特性方程为 Qn1=DJK 触发器的特性方程为 Qn1=JnQ+KnQn，当 Kn=Jn时，Qn1=JnQ+Kn Qn=JnQ+JnQn=Jn，取 J=D 即得到 D 触发器,电路图如下：6
23、.2.7触发器的选择与使用一触发器的选择基本 RS 触发器结构简单，搭接容易，在不需要时钟脉冲控制翻转nnn的情况下，多用于电平锁存，如消除波形抖动电路、开关设定电路、整形电路，一位数据锁存电路等；门控触发器结构简单，价格便宜，存储信号有时钟控制，适用于多位数据锁存，但不能用于移位寄存器和计数器；主从结构的 JK 触发器要求在 CP=1 期间，J,K 信号不要改变，适用于计数器，也可用作寄存器、移位寄存器等；边沿触发器的次态仅取决于 CP 触发沿到达瞬间输人信号的状态，信号仅要求在建立和保持时间稳定，故输入信号在高低电平期间不够稳定或易受干扰的情况下，选用边沿触发器较为合适，适用于寄存器，移位
24、寄存器，计数器等。二触发器应用举例构成分频电路所谓分频器就是通过该电路使得单位时间内脉冲次数减少,亦即脉冲频率降低,能够使频率降低一半的电路称之为二分频器,能够使频率降低四分之一的电路称之为四分频器，依次类推。例：分析下面电路，判断其功能。设触发器的初始状态均为0。解：D 触发器的特性方程是 Qn1=D，当把D 和 Q 非连接起来，方程就变成了 Qn1=Q，具有翻转功能,即每输入一个脉冲，触发器翻转一次，每翻转两次，触发器的输出端可以得到一个完整的矩形波，而触发器翻转两次所用的前沿脉冲来自 CP 的两个矩形波。所以，一个T 触发器完成了二分频电路，用其输出再去触发另一个 T 触发器（又是一个二
25、分频），这样，就完成了信号的四分频。该触发器是前沿触发方式。(2)构成顺序脉冲发生电路(见书 P182-183)n试问：下图的分频器有什么特点？6 63 3 时序电路的一般分析方法时序电路的一般分析方法时序电路的分析就是从逻辑图求出给定时序电路的功能，一般用状态表(又称状态转换表)或状态图来表示。在 6.1 节中，已经介绍了描述时序电路逻辑功能需用驱动方程、输出方程和状态方程。驱动方驱动方程程就是存储电路(触发器)输入函数的表达式，输出方程输出方程就是时序电路输出函数的表达式，状态方程状态方程就是反映触发器次态与现态及输入关系的表达式，它是将触发器的驱动方程代人特性方程得到的。根据组成时序电路
26、的各个触发器在CP信号作用下是否同时动作将时序电路分为同步和异步两种类型：同步时序电路是指组成时序电路的各个触发器在同一 CP 信号作用下同时动作，而异步时序电路是指组成时序电路的各个触发器并不在同一个时钟信号下动作。一同步时序电路的一般分析方法一同步时序电路的一般分析方法分析方法因为是同步时序电路，各个触发器的动作受同一个的控制，分析过程中不必单独考虑每个触发器的时钟条件。分析同步时序电路的逻辑功能，一般按以下步骤进行：分析举例：例 6.3.2 分析下面的逻辑电路,写出方程式,列出状态表,画出波形图并说明电路功能.写出输入端的表达式(称之为驱动方程)J0=K0=1 J1=K1=Q0写出 JK
27、 触发器的特性方程并将驱动方程代入，化简后得到状态方程Q0n1=J0Q0+K0Qn0=1Q0*+0Qn0=Q0Q即状态方程是：n11nnnnnnnnQnQK=J11+1Q1=Q01+Q0Q1n=Q0nQ1nnQ0n1=Q0Q1n1=Q0nQ1nn列出状态真值表画出状态图-说明功能：四进制加法计数器例 6.3.1 分析图.3.2 电路的逻辑功能，写出方程式、列出状态表、画出状态图，说明功能。(下图有误,两个均为异或门)我们将图稍微换一下画法：可以看到，D0 是典型的用 D 触发器连接成的 T 翻转触发器，稍加分析即可得知，D1 的 Q 端事实上是以反相的方式接到 D 端，那就是说，D1 仍然是用
28、 D 触发器连接成的 T 翻转触发器，是一个受控的 T 触发器(欠准确,应为 Q1、Q0 与 X 共同决定)。X 端为控制信号输入。.X=1 时，我们有如下等效电路：写出相应的驱动方程，状态方程，驱动方程:D0=Q0,D1=Q1Q0X=Q1Q0状态方程:Q0n1=D0n=Q0,Q1n1=D1n=Q1nQ0nX=Q1nQ0nnX=0 时，我们有如下等效电路：(X=0 时,下左图中第二个异门不应等效为反相器)写出相应的驱动方程，状态方程，驱动方程:D0=Q0,D1=Q1Q0X=Q1Q0状态方程:Q0n1nQ0=D=,Q1n1=D1n=Q1nQ0nX=Q1nQ0nn0综合上面两种情况，列出状态图。画
29、出状态图二异步时序电路的一般分析方法用触发器构成的异步时序电路其各个触发器的时钟信号不是源于同一个,因此在分析异步电路时,必须考虑各触发器更新时的触发条件.分析步骤如下:异步时序电路分析步骤与同步时序电路基本相同,仅多时钟方程。例(例6.3.3)分析下面的逻辑电路,写出方程式,列出状态表,画出波形图并说明电路功能.解：将接“1”端淡化后，可以看到，这是一个比较典型的异步触发的时序电路。下面我们按照步骤一步步进行分析。写出驱动方程，时钟方程。J0=K0=1 J1=K1=1 J2=K2=1 CP0=CP CP1=Q0 CP2=Q1写出 JK 触发器的特性方程并将驱动方程代入，化简后得到状态方程QQ
30、n10n11n12nnnnnKQQQ0000=J0+Q0=1+0Q0=nnnnnKQQQ1111=J1+Q1=1+0Q1=nnnnnKQQQ2=J22+Q2=12+0Q1=2Q即状态方程是：Qn10nnnn1n1QQQ0=Q1=1 Q2=2列出状态真值表画出状态图说明功能：异步八进制加法计数器（或异步三位二进制加法计数器）。分析计数器的逻辑功能也可用波形分析法。在电路中，若 CP 的波形是频率固定的重复矩形脉冲，如下图中的 CP。根据三个 JK 触发器的状态方程和 CP 条件可知，FF0 触发器状态翻转发生在 CP 下降沿到来瞬间，FF1 触发器状态翻转发生在 Q0 由 1 变 0 的瞬间，F
31、F2触发器状态翻转发生在 Q1 由 1 变 0 的瞬间，可分别画出 Q0，Q1，Q2 的波形图。二进制计数器是“逢二进一”，每当本位由 1 变 0 时，向高位进位，高位亦应翻转。6 64 4 常见的时序逻辑电路常见的时序逻辑电路.4.1寄存器存放二进制数据、信息的电路我们称寄存器。一个触发器可以存储一位二进制代码，N 个触发器组成的寄存器可以存放 N 位二进制代码。它常用于数字系统和数字计算机中。一电路结构图.4.1 是由 D 触发器组成的四位寄存器的逻辑图。它有四个数码输入端 D3 D2 D1 D0，一个异步复位端 R（高电平有效），一个送数控制端 CP。二工作原理控制端和复位端均接在一起，
32、所以当R 端出现高电平时，所有D触发器异步复位。除去 CP 和 R 的连线，我们可以看到，四个 D 触发器是独立的，当 CP 脉冲前沿时，根据 Qn1=D，将各个 D 端的数据存入寄存器。(下图缺 CP 和RD输入连线,见书P188 图 6.4.1)三简化等效电路：将所有电路集中在一个方框内，方框外标上各个输入，输出及控制电路，就构成了简化的方框图,上例简化如下。我们可以利用简化等效电路的方法，将一个复杂电路看作一个黑箱，在分析设计时，我们只注意它的输出和输入部分，这样，对深入了解电路的功能起到良好的作用。.4.2 移位寄存器分析上面的寄存器我们可以得知，仅在一个CP 脉冲的作用下，就可以将若
33、干位数据存入，上面寄存器是四位的，我们可以很方便的将其扩成 8 位，16 位乃至更多。这种寄存器的每一位触发器是相对独立的，我们称之为并行寄存器并行寄存器。下面向同学们介绍一种用移位的方式来存储数据的寄存器，称 移移位寄存器位寄存器。它不仅可以用来存储代码，还能在移位脉冲作用下将寄存器内部的二进制数据顺次向左移动或者向右移动（左移，右移），也还可用来实现数据的串、并行转换和处理等。一单向移位寄存器单向移位寄存器电路结构：将寄存器中各个触发器的输出依次与后一级触发器的输入连接，就构成了移位寄存器。并行输出工作原理初始异步复位后各个触发器输出为 0。以后每一个 CP，数据右移一次，四个 CP 后，
34、串行输入完毕。设有二进制数据1101，分析每一个 CP 下各 Q 的输出。“”为输入数的个位数。CP 个数Q0Q1Q2Q31000200034100110(下图 CP、R 连线末标出)用 JK 触发器构成的右移寄存器；从下面的表达式中我们可以看到，将 J,K 端反相接在一起，就可以将 JK 触发器当做 D 触发器使用。所以，图6.4.3 JK 触发器构成的移位寄存器和图 6.4.2 的 D 触发器功能是一样的。JK 触发器特性方程 D 触发器特性方程问题？能否用 RS 触发器完成 D 触发器的功能，答案是肯定的。下面向大家介绍一种用下面向大家介绍一种用 RSRS 触发器设计的寄存器。触发器设计
35、的寄存器。二双向移位寄存器双向移位寄存器：在移位信号的作用下，寄存器不但可以使数据右移，而且还可以便数据左移的寄存器。这种寄存器往往还具有数据并行输入功能。电路结构下图是双向移位寄存器 73LS194 的逻辑图。该寄存器由四个 RS 触发器和各自的输入控制电路组成。CP 和 R 分别是控制脉冲及异步复位信号。功能选择信号 S1，S2 以及相应的四个反相器构成左移/右移/并行输入及保持功能选择。工作原理该双向移位寄存器可以实现数据双向（左移或右移）移位和并行输入。因此，用它可达到数据串行输入一并行输出、并行输入一串行输出、串行输入一串行输出和并行输入一并行输出等各种目的。当功能选择信号 S1=0
36、，S0=0 时，简化图如下：图中打叉“”的门表示该门被封，可以看到，左移输入，右移输入，并行输入端全被封。所以电路只能是保持保持状态。当功能选择信号 S1=1，S0=0 时，简化图如下：可以看到，右移输入，并行输入，并行输出端全被封。所以电路是左移左移输入状态。当功能选择信号 S1=0，S=1 时，简化图如下：可以看到，左移输入，并行输入，并行输出端全被封。所以电路是右移右移输入状态。当功能选择信号 S1=1，S=1 时，简化图如下：(略)可以看到，左移输入，右移输入，并行输出端全被封。所以电路是并行输入并行输入状态。74LS194 双向移位寄存器的功能表如表所示。例 6.4.1 试用两片双向
37、移位寄存器 74LS194 构成八位双向移位寄存器。解：每一个 74LS194 有左移输入，右移输入端各一个，并入端四个，并出端四个，最右最左触发器的 Q 端就是串行左移输出端和串行右移输出端。用两片双向移位寄存器 74LS194 构成八位双向移位寄存器时，接法应该如下图。当然，最后完成电路时应该加上控制电路和 CP。S1,S0,RD和CP 均并接。.4.3 计数器一计数器的特点和分类能够累计输入脉冲个数的数字电路称为计数器，它含有若干个触发器。并按预定顺序改变各触发器的状态，是应用较广泛的时序电路。计数器的分类：按照各个触发器状态翻转的时间,可分为同步和异步计数器；按照计数过程中数字的增减规
38、律：可分为加法、减法和可逆计数器；按照计数器的循环长度：可分为二进制和进制计数器。二同步二进制加法计数器二进制加法计数器的特点:某一位翻转,其后面各位必须全部为 1,再耒一个 CP 时翻转.用 JK 触发器构成的四位同步二进制加法计数器电路如图6.4.7 所示，个JK 触发器均接成了 T 触发器。当T=0 时，触发器状态保持，当 T=1 时，触发器状态翻转。我们把图 6.4.7 简化如下从波形图中可以看出，Q0 为翻转触发器输出，所以每个 CP 下降沿翻转一次，是一个二分频电路（也叫除二电路），第二个触发器也是除二电路，第三个触发器事实上也是除二电路，但它要在 Q0，Q1 同时从 1 到 0
39、时翻转，（比如数字 0011 到 0100，第 1,2 两位从 1 变到 0，第三位从 0 到 1）。依次类推，第四个触发器为除二电路，但它要在Q0，Q1，Q2 同时从 1 到 0 时翻转，（从数字 0111 到 1000）。所以我们有驱动方程：T0=1 T1=Q0 T2=Q1Q0 T3=Q2Q1Q0试将波形图旋转 90 度，并用 1 代表高电平，0 代表低电平，做出如下图形：保留数字，去掉波形图，就得到表 6.4.2 的状态表三.中规模集成二进制计数器简介“1二进制加法计数器 74LS161置数控制端LD：当LD=0 且无复位信号时，可以从输入端输入一个任意数并保持在芯片中,以后计数将从此数
40、开始,此数称为预置数。如输入数 1001，计数器将按下面的方式循环：工作状态控制端 EP 和 ET：当无预置数且无异步复位时，若 ET=0，则电路保持原态且无进位，当 ET=1 时，若EP=0，则电路保持原态且有进位，若EP=1，电路为计数状态。表.4.3 为 74LS161 的功能表。CPRDLDEPWT工作状态*0*置 010*预置数*110111*01111保持保持（C=0）计数2四位二进制同步可逆计数器 74LS191可逆计数器是可以进行加法计数也可以进行减法计数的计数器。同步二进制可逆计数器 74LS191 的逻辑图如图所示。图中U/D 为“加减控制信号”:当U/D=0 时，实现二进
41、制加法计数功能；U/D=1 时，做减法。S 为为计数允许控制端。下面是 74LS191的状态图和功能表。CPSLDU/D工 作 状态*11*保持*0*预置数010加 法 计数011减 法 计数(箭箭状态图:(箭头应可逆)四同步十进制加法计数器电路结构和工作原理由 JK 触发器构成的同步十进制加法计数器如图6.4.13 所示。仿照上例将 JK 画成 T 触发器的形式：写出驱动方程，时钟方程。J0=K0=1 J1=K1=Q3Q0 J2=K2=Q1Q0 J3=K3=Q2Q1Q0+Q3Q0写出 JK 触发器的特性方程并将驱动方程代入，化简后得到状态方程Q0n1=Q0QQQn11n12n13nnnnnQ
42、nQQ33=Q01+Q0Q1nn=Q1Q0Q2+Q1Q0Q2nnnnnnnnnnnQQ Q QQ Q0Q3n32103=(Q2Q1Q0+Q Q)+nnnnn30C=Q3Q0列出状态真值表比较一下可以得知，表 6.4.5 和表 6.4.2 是一样的，而后者是二进制计数器。波形图如下：(下图实为四位二进制波形图)画出状态图从状态图中我们可以看到，十进制计数器和二进制计数器的区别是：二进制计数器有十六个有效状态，而十进制计数器只有十个有效状态，上图中标绿色的圆圈就是无效状态。正常循环不包括无效状态，但在电路刚加电运行时，电路最初进入的状态是随机的，即有可能进入无效状态，我们在以后设计中，应该保证电路
43、不进入无效状态或者假如进入无效状态后在很少的几个周期后即可进入有效循环，以后的课程里我们继续学习这方面的知识。五中规模集成十进制计数器简介十进制加法计数器 74LS16074LS160 的方框图和功能表同 74LS161，见下图。状态表：CPRDLDEPWT工作状态*0*置 010*预置数*1101保持*11*0保持（C=0）1111计数十进制可逆计数器 74LS19074LS190 的逻辑图和功能表同 74LS191。状态表：CPSLDU/D工 作 状态*11*保持*0*预置数010加 法 计数011减 法 计数状态图：(箭头应可逆)六中规模集成计数器的应用目前生产的同步计数器芯片基本上分为
44、二进制和十进制两种。而在实际的数字系统中，经常需要其它任意进制的计数器，如一百进制，六十进制，十二进制，七进制等。我们可以采用计数器级联，置数法，复位法(本书略)等方法来设计任意进制：计数器的级联应用:级联法将两片或两片以上计数器按照一定方法前后串联起来就可以构成远大于单一芯片进制的其它进制。如用两片 74LS160（十进制计数器）级联就可以构成一百进制计数器，如图所示。图中芯片 A 的工作状态控制端 EP 和 ET 接高电平，它始终处于计数状态；A 片的进位输出 C 接到高位片 B 的 EP 和 ET。只有当低位片计数至 9（二进制 1001）时，C=1，在下一个CP 脉冲到来时，高位片B
45、行计数；低位片处于其它状态时，高位片不动作。置数法构成任意进制计数器:置位法构成 N 进制计数器级联法用于大的进位计数制，对于小于单个芯片允许的计数制，我们可采用置数法构成任意进制计数器，该方法需要计数器具有置数功能。使用置数法要求：满足公式 MN，其中 M 是集成计数器能够达到的最大进制值，N是要实现的进制值。设定编码：一个 M 进制集成计数器有其固定的二进制数的编码顺序。如十进制计数器 74LS160 的编码是：0000，0001，0010，0011，0100，0101，0110，0111，1000，1001。如果用 74LS160 构成一个六进制现计数器，我们可以选择 0000 到 01
46、01 这六个状态进行编码，也可以用 0001 到 0110 这六个状态进行编码，。即 M 进制计数器有M个状态S0,S1,S2SN-2,SN-1:,设计者应需要从若干个编码技术方案中进行选择。要求电路在设定的 N 个状态中间循环：若用 M 进制计数器实现从某状态开始计数到另一状态结束的 N 进制计数功能，就应该设法使计数器计到预定状态之后，产生一个置数信号并在下一个时钟到来时，计数器置成初状态，然后从初状态再重新开始计数。例 6.4.3 试用十进制加法计数器 74LS160 实现六进制计数功能，完成下面的状态图。解：根据要求，应使计数器计数到Q3Q2Q1Q0=0111 时，异步置数使Q3Q2Q
47、1Q0=0010.我们设计了下面的电路:当计数器运行到 0111 时，预置数控制端 LD 有效，预置数 0010 进入内部 JK 触发器的输入端，下一个CP 时，Q 输出端出现 0010，开始又一次循环。例 6.4.4 试用四位二进制加法计数器 74LS161 实现十二进制计数功能。完成如下循环。解:根据例.4.3 的分析方法，十二进制加法计数器连线见图6.4.24 所示。七.移位寄存器型计数器构成环形计数器用 D 触发器构成的四位环形计数器，如图6.4.25 所示。由图可以写出触发器的状态方程：电路中有四个触发器，它可以有十六种状态，共组成六个循环，只有其中一个是有效循环，其它均为无效循环，
48、相应的十二个状态称为无效状态。假如由于某种原因，触发器的状态误进入十二种无效状态中的任意一个，寄存器将在各自的循环中改变状态。不会进入有效循环。该电路称为不能自启动。（比如电路进入 1100 状态，就会在 1100011000111001 中循环下去，不会进入1000010000100001 的有效循环）。设计计数器，应该当电路由于某种原因进入无效状态时，都能在脉冲的作用下，自动进入有效循环。我们将图 6.4.25 电路加上了反馈逻辑电路,使得计数器完成了自启动,见图 6.4.27.状态图如下:构成扭环形计数器将环型计数器的最后一级输出 Q 端改成 Q 非端，即构成扭环计数器（约翰逊计数器）,
49、用 D 触发器构成的四位扭环形计数器见图6.4.29所示。由图可以写出触发器的状态方程：由状态图可以看出，该计数器不能自启动。图.4.31 示出了能自启动的扭环形计数器，图 6.4.32 是它的状态图。在常见的时序电路一节里,向大家介绍了寄存器,触发器,计数器的分析方法,及常用集成芯片的应用。.5.5 脉冲波形的产主和整形脉冲波形的产主和整形从触发器和时序电路的讨论可以看出，要使电路正常。协调地工作，必须给一个一定频率和幅度的时钟脉冲。在数字电路中，大量使用的是矩形脉冲。获取矩形脉冲的方法有两种：一是利用多谐振荡器直接产生所需要的矩形脉冲，另一种是把已有的其它形式的波形经过整形电路转换成所需要
50、的矩形脉冲。.概述一矩形脉冲的性能参数图 6.5.1 是一个矩形波脉冲，为了定量描述其性能，这里介绍几个参数：脉冲周期 T：指在周期性重复的脉冲信号中，两个相邻脉冲对应点之间的时间间隔。振荡频率 f：指单位时间内脉冲信号的重复次数，用f 表示。周期T 和频率 f 互为倒数。脉冲幅度 UM：是指脉冲信号的高电平和低电平之差。脉冲宽度 tw：对正脉冲而言，脉冲宽度是指脉冲信号从前沿的 0.5Um起，到脉冲信号后沿的 0.5Um止的时间段，称为“平均脉宽”。上升时间 tr：上升时间是指从脉冲信号上升沿的 0.1Um起，上升到0.9Um止的时间段。下降时间 tf:：指从脉冲信号下降沿的 0.9Um起，