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1、第5章数模转换技术第1页，本讲稿共65页5.1 D/A转换器接口的技术性能指标转换器接口的技术性能指标(1)分辨率分辨率是D/A转换器对输入量变化敏感程度的描述,与输入数字量的位数有关。如果数字量的位数为n,则D/A转换器的分辨率为2-n。这就意味着D/A转换器能对满刻度的2-n输入量作出反应。(2)建立时间建立时间是描述D/A转换速度快慢的一个参数,指从输入数字量变化到输出达到终值误差1/2LSB(最低有效位)时所需的时间,通常以建立时间来表明转换速度。(3)接口形式D/A转换器与单片机的接口方便与否,主要取决于转换器本身是否带数据锁存器。D/A转换器的输入为数字量,经转换后输出为模拟量。有
2、关D/A转换器的技术性能指标很多,例如绝对精度、相对精度、线性度、输出电压范围、温度系数、输入数字代码种类(二进制或BCD码)等。这里仅对几个与接口有关的技术性能指标作一介绍。第2页，本讲稿共65页5.2 D/A转换器转换器一、DAC0832简介 DAC0832为一个8位D/A转换器,单电源供电,在+5+15V范围内均可正常工作。基准电压的范围为10V,电流建立时间为1s,CMOS工艺,低功耗20mW。其用法和引脚排列如图所示。0832运算放大器接法DAC0832引脚图第3页，本讲稿共65页5.2 D/A转换器转换器一、DAC0832简介各引脚的功能如下：lD7D0：转换数据输入端。l：片选信
3、号,输入,低电平有效。lILE：数据锁存允许信号,输入,高电平有效。l：写信号1,输入,低电平有效。l：写信号2,输入,低电平有效。l：数据传送控制信号,输入,低电平有效。lIOUT1：电流输出1,当DAC寄存器中各位为全“1”时,电流最大;为全“0”时,电流为0。lIOUT2：电流输出2,电路中保证IOUT1+IOUT2=常数。lRFB：反馈电阻端,片内集成的电阻为15k。lVREF：参考电压,可正可负,范围为10+10V。lDGND：数字量地。lAGND：模拟量地。第4页，本讲稿共65页5.2 D/A转换器转换器一、DAC0832简介 AT89S51单片机与DAC0832的接口有三种连接方
4、式,即直通方式、单缓冲方式及双缓冲方式。电路连接如图所示。直通方式不能直接与系统的数据总线相连,需另加锁存器,故较少应用。下面介绍单缓冲与双缓冲两种连接方式。1.AT89S51单片机与DAC0832的接口单片机与DAC0832的接口有三种连接方式a)DAC寄存器直通方式；b)DAC寄存器单缓冲方式；c)DAC寄存器双缓冲方式第5页，本讲稿共65页5.2 D/A转换器转换器一、DAC0832简介(1)单缓冲方式所谓单缓冲方式就是使DAC0832的两个输入寄存器中有一个处于直通方式,而另一个处于受控的锁存方式,当然也可使两个寄存器同时选通及锁存。(2)双缓冲方式所谓双缓冲方式,就是把DAC0832
5、的两个锁存器都接成受控锁存方式。由于两个锁存器分别占据两个地址,因此在程序中需要使用两条传送指令,才能完成一个数字量的模拟转换。假设输入寄存器地址为FEFFH,DAC寄存器地址为FDFFH,则完成一次D/A转换的程序段应为：MOVA,DATA；转换数据送入AMOV DPTR,0FEFFH；指向输入寄存器MOVXDPTR,A；转换数据送输入寄存器MOV DPTR,0FDFFH；指向DAC寄存器MOVX DPTR,A；数据进入DAC寄存器并进行D/A转换1.AT89S51单片机与DAC0832的接口第6页，本讲稿共65页5.2 D/A转换器转换器一、DAC0832简介2.D/A转换应用举例 D/A
6、转换器是计算机控制系统中常用的接口器件,它可以直接控制被控对象,例如控制伺服电动机或其他执行机构。它也可以很方便地产生各种输出波形,如矩形波、三角波、阶梯波、锯齿波、梯形波、正弦波及余弦波等。在图5-4中,运算放大器A2的作用是把运算放大器A1的单极性输出变为双极性输出。例如,当VREF=+5V时,A1的电压输出范围为05V。当VOUT1=0V时,VOUT2=5V;当VOUT1=2.5V时,VOUT2=0V;当VOUT1=5V时,VOUT2=+5V。VOUT2的输出范围为5V+5V。VOUT2与参考电压VREF的关系为：DAC0832的双极性输出接口5.2 D/A转换器转换器一、DAC0832
7、简介2.D/A转换应用举例5.2 D/A转换器转换器一、DAC0832简介2.D/A转换应用举例第7页，本讲稿共65页几点说明：1)以上程序产生的是矩形波,其低电平的宽度由延时子程序DMS1所延时的时间来决定,高电平的宽度则由子程序DMS2所延时的时间来决定。2)改变延时子程序DMS1和DMS2的延时时间,就可改变矩形波上下沿的宽度。若DMS1=DMS2(两者延时一样),则输出的是方波。3)改变上限值或下限值便可改变矩形波的幅值：单极性输出时为05V或0+5V;双极性输出时为5+5V。5.2 D/A转换器转换器一、DAC0832简介2.D/A转换应用举例第8页，本讲稿共65页（1）产生锯齿波利
8、用DAC0832产生锯齿波的参考程序如下：MOVA,00H；取下限值MOVDPTR,0FEFFH；指向0832口地址MM:MOVXDPTR,A；输出INCA；转换值增量NOP；延时NOPNOPSJMP MM；反复5.2 D/A转换器转换器一、DAC0832简介2.D/A转换应用举例第9页，本讲稿共65页（1）产生锯齿波几点说明：1)程序每循环一次,A加1,可见锯齿波的上升沿是由256个小阶梯构成的。2)可通过循环程序段的机器周期数,计算出锯齿波的周期,并可根据需要通过延时的办法来改变波形周期。3)通过A加1,可得到正向的锯齿波;若要得到负向的锯齿波,只要将A加1改为A减1指令即可实现。4)程序
9、中A的变化范围为0255,所得到的锯齿波为满幅度。5.2 D/A转换器转换器一、DAC0832简介2.D/A转换应用举例第10页，本讲稿共65页（2）产生三角波利用DAC0832产生三角波的参考程序如下：MOVA,00H；取下限值MOVDPTR,0FEFFH；指向0832口地址SS1：MOVX DPTR,A；输出NOP；延时NOPNOPSS2：INCA；转换值增量JNZSS1；未到峰值,则继续SS3：DECA；已到峰值,则取后沿MOVXDPTR,A；输出NOP；延时NOPNOPJNZ SS3；未到谷值,则继续SJMPSS2；已到谷值,则反复5.2 D/A转换器转换器一、DAC0832简介2.D
10、/A转换应用举例第11页，本讲稿共65页（2）产生三角波几点说明：1)本程序所产生的三角波谷值为0,峰值为+5V(或-5V)。若改变下限值和上限值,那么三角波的谷值和峰值也随之改变。2)改变延时时间可改变三角波的斜率。3)若在谷值和峰值处延时较长时间的话,则输出梯形波,延时时间的长短取决于梯形波上下边的宽度。5.2 D/A转换器转换器一、DAC0832简介2.D/A转换应用举例第12页，本讲稿共65页AD5424为一个8位四象限乘法型D/A转换器,单电源供电,在+2.5+5.5V范围内均可正常工作。基准电压的范围为10V,电流建立时间为0.01s,CMOS工艺,低功耗20W。10MHz的乘法带
11、宽，更新速率为20.4MSPS。5.2 D/A转换器转换器二、2AD5424简介AD5424功能框图第13页，本讲稿共65页5.2 D/A转换器转换器二、2AD5424简介1.管脚图管脚图第14页，本讲稿共65页5.2 D/A转换器转换器二、2AD5424简介AD5424的管脚说明第15页，本讲稿共65页5.2 D/A转换器转换器二、2AD5424简介2.典型应用(1)单极性应用第16页，本讲稿共65页5.2 D/A转换器转换器二、2AD5424简介2.典型应用(1)单极性应用下图是AD5424单极性接法，如果用10伏参考，电路将输出0-10伏，当输入数据为交流信号时，电路执行2相乘法功能。如
12、果需要调整增益，就要用电阻R1和R2；如果A1是高速运算放大器，就需要C1（1pF-2pF）电容进行相位补偿。单极性应用第17页，本讲稿共65页5.2 D/A转换器转换器二、2AD5424简介2.典型应用(2)双极性应用在一些应用中可能需要4象限乘法或2象限输出，如图所示，可以通过外部运放和电阻来实现，在这个电路当中，A2提供2倍的增益。如果需要调整增益，就要用电阻R1和R2；跟踪和匹配R3和R4很有必要。如果A1是高速运算放大器，就需要C1（1pF-2pF）电容进行相位补偿。双极性操作（四象限乘法）第18页，本讲稿共65页5.2 D/A转换器转换器二、2AD5424简介2.典型应用(2)双极
13、性应用简化梯形图AT89x51和AD5424的接口第19页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序1硬件描述TLC5615是带有缓冲基准输入(高阻抗)的10位电压输出数字-模拟转换器(DAC)。DAC具有基准电压两倍的输出电压范围，且DAC是单调变化的。器件可在单5V电源下工作，且具有上电复位功能以确保可重复启动。TLC5615的数字控制通过三线串行总线进行，它与CMOS兼容且易于和工业标准的微处理器及单片机接口。器件接收16位数据字以产生模拟输出。数字输入端的特点包括带有斯密特触发器，具有高噪声抑制能力。数字通信协议包括SPI、QSP以及Mi
14、crowire标准。低功耗，在5V供电时功耗仅1.75mW；数据更新速率为1.2MHz；典型的建立时间为12.5s。TLC5615可广泛应用于电池供电测试仪表、数字增益调整、电池远程工业控制和移动电话等领域。该器件外形为8脚小型D或DIP封装。C档的工作温度范围为070，I档的工作温度范围为4085。其引脚与Maxim公司的MAX515完全兼容。第20页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序2 引脚排列TLC5615的引脚排列见图。在图中，引脚DOUT用于菊花链的串行数据输出；DIN是串行数据输入；SCLK是串行时钟输入；CS是选片端，低电平
15、有效；OUT是D/A电压输出；REFIN是基准输入端，一般接2V到VCC2V，典型值是2.048V；VCC是电源端，一般接+5V；AGND是模拟地。TLC5615的引脚图第21页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序3 使用说明TLC5615通过固定增益为2的运放缓冲电阻串网络，把10位数字数据转换为模拟电压电平。上电时，内部电路把DAC寄存器复位为0。其输出具有与基准输入相同的极性，表达式为：Vo=2VREFCODE/1024l数据输入。由于DAC是12位寄存器，所以在10位数据字中必须写入数值为0的两个低于LSB(D0)的位(次最低有效位
16、)。lDA输出。输出缓冲器具有满电源电压幅度输出，带有短路保护并能驱动100pF负载电容的2k负载。l外部基准。基准电压输入经过缓冲，这使得DAC输入电阻与代码无关。因此，REFIN输入电阻为10M，REFIN输入电容的典型值为5pF，它们与输入代码无关。基准电压决定DAC的满度输出。l逻辑接口。逻辑输入端可使用TTL或CMOS逻辑电平。但使用满电源电压幅度，CMOS逻辑可得到最小的功耗。当使用TTL逻辑电平时，功率需求增加约两倍。第22页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序3 使用说明串行时钟和更新速率。下图给出了TLC5615的工作时序
17、。最大串行时钟速率近似为14MHz。通常，数字更新速率受片选周期限制。对于满度输入阶跃跳变，10位DAC建立时间为12.5s，这把更新速率限制至80kHz。TLC5615的工作时序第23页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序3 使用说明菊花链接器件。假如时序关系合适，可以通过在一个链路(Chain)中把一个器件的DOUT端连接到下一个器件的DIN端实现DAC的菊花链接(级联)。DIN处的数据延迟16个时钟周期加一个时钟宽度后出现在DOUT端。DOUT是低功率的推拉输出电路。当CS为低电平时，DOUT在SCLK下降沿变化；当CS为高电平时，D
18、OUT保持在最近数据位的值并不进入高阻状态。第24页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序4 典型接口当片选CS为低电平时，输入数据读入16位移位寄存器(由时钟同步，最高有效位在前)。SLCK输入的上升沿把数据移入输入寄存器。接着，CS的上升沿把数据传送至DAC寄存器。当CS为高电平时，输入数据不能由时钟同步送入输入寄存器。所有CS的跳变应当发生在SCLK输入为低电平时。如果不使用菊花链(级联)功能，那么可以使用MSB在前的12位输入数据序列：D9D8D7D6D5D4D3D2D1D000如果使用菊花链(级联)功能，那么可以传送4个高虚拟位在前
19、的16位输入数据序列：4UpperDummy 10DataBits00第25页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序4 典型接口来自DOUT的数据需要输入时钟16个下降沿，因此，需要额外的时钟宽度。当菊花链接(级联)多个TLC5615器件时，因为数据传送需要16个输入时钟周期加上一个额外的输入时钟下降沿使数据在DOUT端输出，所以，数据需要4个高虚拟位(UpperDummyBits)。为了提供与12位数据转换器传送的硬件与软件兼容性，两个额外位总是需要的。第26页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615
20、及应用程序4 典型接口TLC5615三线接口与SPI、QSPI以及串行标准相兼容，硬件连接如图所示。a）与AT89S51的连接b）SPI/QSPI连接TLC5615的典型接口第27页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序5 应用程序ORG0500HDIN BITP14；定义I/O口SCLK BITP17D/A_CSBITP15DOUTBITP16DA_DATAHEQU 30H；定义D/A的数据区DA_DATALEQU 31HTLC5615：CLRD/A_CS；设置CS为低电平ACALLA_DELAY2；延时MOVR6，#08HC_DA_LOO
21、H：LCALLA_DELAY2 MOVA,DA_DATAH；装入高8位 RLCA；从最高位向D/A寄存器中移 MOVDIN,C第28页，本讲稿共65页5.2 D/A转换器转换器三、3位串行D/A转换器TLC5615及应用程序5 应用程序SETBSCLK；设置SCLK为高电平 MOVDA_DATAH,A LCALLA_DELAY2 CLRSCLK DJNZR6，C_DA_LOOH MOVR6，#08HC_DA_LOOL：MOV A，DA_DATAL；装入低8位 RLC A；从最高位向D/A寄存器中移 MOV DIN，C SETB SCLK MOV DA_DATAL，A LCALL A_DELAY
22、2 CLR SCLK DJNZ R6，C_DA_LOOL SETB D/A_CS；设置CS为高电平 RET第29页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）AD1857/1858是单片立体声数字音频重现器件，它包括一个高级数字内插滤波器、一个具有革命性的“线性补偿”的多位-高频脉动调制器、一个DAC、开关电容以及连续时间模拟滤波器和模拟输出驱动电路。AD1857/1858有一个简单却很灵活的线性数据输入端口，可以与多种ADC、DSP芯片、AES/EBU接收器和采样频率转换器相连，AD1857的线性数据输入端口可以配置为16位、18位或
23、20位左对齐或I2S对齐方式，AD1858的线性数据输入端口可以配置成16位右对齐或DSP串行端口兼容模式。AD1857/1858采用单+5V供电，20引脚SSOP封装，工作温度为0+70。AD1857/1858可应用于数字有线电视和卫星广播接收机顶盒、高清电视、数字音频接收器、CD/CD-R/DAT/DCC/MD播放器以及数字音频工作站等领域。AD1857/1858的特点如下：第30页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）l低成本、高性能立体声DACl128倍重复取样内插滤波器l多位SD调制器l离散时间和连续时间模拟重建滤波器l
24、带有2kV输出负载驱动的缓冲输出端l94分贝动态范围，-94分贝THD+N性能l数字非预加重和静音l0.1最大线性相位偏差l支持连续可变的采样率l掉电模式l单+5V供电l20引脚SSOP封装第31页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）AD1857/1858的结构框图，封装图如图所示：AD1857/1858结构框图SSOP封装第32页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）AD1857/1858的引脚功能如表所示：第33页，本讲稿共65页5.2 D/A转换器转换器四、音
25、频D/A转换器（AudioD/AConverters）AD1857/1858提供-转换机构和传统的R-2R梯形音频DAC，-多位调制器的应用意味着AD1857/1858产生的带外噪声能量非常小，这可极大的减少对DAC滤波的要求，同时，-多位调制器的数字基质噪声有很高的免疫力。串行音频接口使用位时钟（BCLK）给输入数据提供时钟，因此，位时钟可能会与时钟异步。时钟（）既是定位信号又是内插滤波器的采样频率输入，它必须与MCLK同步；通常是由MCLK同步分离出来的。内插滤波器的目的是“过采样”输入数据，即增加采样频率使第一信号图像搬移到过采样频率范围，减轻模拟重建滤波器的衰减需要。内插滤波器采用多级
26、FIR数字滤波器结构，第一级是衰减均衡器，第二、三级是半边带滤波器，第四级是二阶梳状滤波器。FIR滤波器系数已经以标准的符号位格式进行了重新编码，可以不用乘法器而使用运算逻辑部件。第34页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）AD1857/1858使用一个4位二级-调制器，传统的1位-调制器有2级量化，对输入信号的采样率为输入采样频率的64倍，而AD1857/1858有17级量化，对输入信号的采样率则为输入采样频率的128倍。多位-调制器还带来一个额外的好处：它们几乎没有稳定性问题。它们可以将输出信号调整到一个更宽的基准电压范围，
27、这可以增加整个转换器的动态范围。限制多位-转换器性能的问题在于用来合计量化电平的无源电路元件的非线性，而AD1857/1858所使用的新型结构使其具有跟1位-DAC一样的差分非线性和线性漂移。AD1857/1858内含一个高频脉动发生器，其作用是进一步“漂白”多位DAC产生的量化噪声。高频脉动发生器具有三角概率分布函数特性，能对残余量化噪声产生最好的修正效果。第35页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）AD1857/1858包括一个二阶开关电容离散时间低通滤波器和一个一阶模拟连续时间低通滤波器，这样就不需在片外再添加重建滤波器。
28、片内开关电容模拟滤波对于减少主时钟颤抖引起的有害效应是非常重要的。AD1857/1858包括数字电路来实现50/15s非预加重频率响应特性，DEEMP引脚的高电平将会使能非预加重。数字非预加重响应需要44.1kHz的采样频率，数字滤波器传递函数的幅度误差与50/15s连续时间滤波器相比低于0.1dB。AD1857/1858使用时钟和主时钟来确定输入抽样率，通常情况下，主时钟被分频以合成时钟（），必须连续运行并在每个采样周期内转换两次。位时钟（BCLK）可以用在门控或触发模式，位时钟仅用来将音频数据写入串行输入口。AD1857/1858灵活的串行输入端口接收数据为二进制补码，MSB在前格式，左通
29、道数据段总是先于右通道数据段。输入数据包括16位、18位或20位，所有数字输入都指定为TTL逻辑电平。此外，AD1857提供16位、18位或20位左对齐或I2S对齐模式，AD1858则提供16位右对齐或DSP串行端口兼容模式。第36页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）下图所示为AD1858与DSP芯片的典型接口连接图，ADSP-21xx支持16位数据左对齐DSP串行端口格式。图5-17为AD1858与音频解码器TMS320AV110的连接图，TMS320AV110支持18位数据右对齐输出格式。与ADSP-21xx的接口与TMS
30、320AV110的接口第37页，本讲稿共65页5.2 D/A转换器转换器四、音频D/A转换器（AudioD/AConverters）AD1857/1858的去耦、旁路和输出电路如图所示。典型连接第38页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）AD5231是一个具有非易失性存储器、1024级分辨率的数控电位器，它具备像机械电位器一样的电子调节功能，增强的分辨率、可靠的状态稳定性和远距离可控性。AD5231具有通用的程序设计方法，用一个标准的3线串行接口可以进行16种模式的操作和调整，包括便笺式存储器编程，存储器存储和恢复，以及用于用户
31、定义信息的额外的EEMEM。在便笺式存储器编程模式下，可以直接对RDAC寄存器进行编程来设置引脚W-A和引脚W-B之间的电阻值，这一设置可以储存在EEMEM中，并在系统上电时自动写入RDAC寄存器。第39页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）AD5231采用16引脚TSSOP封装，工作温度为-40+85，其引脚封装如图所示。AD5231适用于机械电位器置换、仪器仪表增益和偏置调整、可编程压流转换、可编程电源、低分辨率DAC置换以及传感器校准等领域。AD5231的特点如下：l1024位分辨率l非易失性存储器l上电刷新及EEMEM设
32、置lEEMEM存储时间：典型值140sl10k,50k,100k终端电阻l永久存储器写保护l预定义线性增量/减量指令l兼容SPI的串行接口l3V-5V单电源或2.5C双电源l28字节由用户定义的非易式性存储器AD5231封装第40页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）D5231的内部结构如图所示。第41页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）AD5231的引脚功能如表所示。第42页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotenti
33、ometers）AD5231数字电位器是被设计用来作为模拟信号可变电阻器的真正替代者，基本电压范围限制在VDD-VSS5.5V，数字电位器的电位计游标由RDAC寄存器的内容决定。存储EEMEM数据大概需要25ms，这个期间，移位寄存器被锁，RDY引脚低脉冲指示EEMEM存储的完成。便笺式RDAC寄存器直接控制数字电位器的电位计游标的位置，例如，当便笺式寄存器的内容为0时，电位计游标与可变电阻器的B端相连。便笺式寄存器是一个标准的逻辑寄存器，可以无限次改变其内容，但EEMEM寄存器却有编程擦/写次数的限制。所有的数字输入都有静电放电保护，高收入阻抗可以被大多数数字源驱动。数字输入引脚没有内接负载
34、电阻，SDO和RDY引脚在需要时要外接负载电阻，电阻值在1k10k最佳，可以平衡消耗与转换速度。第43页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）AD5231包括一个4线兼容SPI的数字接口（SDI、SDO、和CLK），使用24位串行数据字，MSN在前。片选引脚需保持低电平直到数据字完全写入SDI，当变为高电平后，串行数据字进行译码。AD5231的一个特性是：如果被CLK和SDI之外的脉冲触发，片子会重复先前的指令。所以，必须保证CLK和没有额外噪声。菊花链结构可以使控制集成电路的端口引脚最少，如图所示。菊花链结构第44页，本讲稿共6
35、5页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）用户需要把一个片子的SDO引脚与另一个的SDI引脚相连。由于SDO与SDI接口间的负载电阻和容性负载需要额外的延时，用户需要增加时钟周期。两个AD5231用菊花链结构连接时，需要48位数据，前24位转到U2，后24位转到U1。必须保持低电平直到所有48位数据都锁存到各自的串行寄存器。AD5231可以工作在2.5V双电源模式，控制以地为参考的AC信号或双极型操作，VDD和VCC之间的AC信号可以直接应用于A、B端口，下图为典型的电路连接。双电源模式的双极型操作第45页，本讲稿共65页5.2 D/A转换器转换
36、器五、数字电位器（DigitalPotentiometers）如果端口A-B、端口W-A或端口W-B之间的电压不超过|5V|，数字电位器可以直接接在反馈或运算放大器的输入端用于增益控制。如果需要高电压，设置运算放大器为固定增益，用数字电位器控制可调输入，下图所示为其简单应用。15V电压范围控制第46页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）有很多方法可以实现双极型增益，如图所示为一种通用的实现方式。电位器U1设置调整范围，电位计游标VW2可以在给定的U2设置下在V1到-KV1之间进行编程。对线性调整，配置A2为非反向放大器，则转移函
37、数为：其中K为RWB与RWA的比值，D为输入代码的十进制值。最简单的情况是K=1，一对匹配电阻可以代替U1，上式可简化成：双极型可编程增益放大器第47页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）如果图双极型可编程增益放大器中的输入端改为基准电源，A2配置成缓冲器，则可实现10位双极型DAC，如图所示。与传统DAC相比，这一电路提供可比较的分辨率，但是由于电位计游标阻抗的影响精确度不是很高，在每一个调整范围的边缘非线性和温度系数的衰减非常明显。电路的输出为：10位双极型DAC第48页，本讲稿共65页5.2 D/A转换器转换器五、数字电位
38、器（DigitalPotentiometers）对于需要高电流调整的应用，比如激光二极管或可调谐激光器，可考虑增强型电压源，如图所示。电路中，运算放大器的反向输入使VOUT与电位计游标的电压相等，负载电流通过N-CH场效应管传递，场效应管的功率必须能抵消（VI-VO）*。5V电压供电时电路可以提供最大100mA电流。在需要精确性的应用场合，可在数字电位器的A端接基准电压ADR421、ADR03或ADR370。可编程增强电压源第49页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）内部寄生电容和外部负载决定了RDAC的交流特性，下图显示了大信
39、号BODE特性。RDAC=10k时电路模拟第50页，本讲稿共65页5.2 D/A转换器转换器五、数字电位器（DigitalPotentiometers）下面的代码为10kRDAC宏观模式的程序清单：.PARAMD=1024,RDAC=10E3*.SUBCKTDPOT(A,W,B)*CAA050E-12RWAAW(1-D/1024)*RDAC+15CWW050E-12RWBWBD/1024*RDAC+15CBB050E-12*.ENDS DPOT第51页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV7390/7391/7392/7393是单片高速模数
40、视频编码器，三个2.7V/3.3V10位视频DAC支持标准清晰度（SD）或高清晰度（HD）的合成（CVBS）、S视频（YC）或分量（YPrPb/RGB）模拟输出。低功率最优化运行、最小占用面积和很少的外围器件使这些编码器非常适合便携式或低功率应用，电缆检测和DAC自动掉电保证最小功耗。ADV7390/7391有一个8位视频输入端口，支持SD视频模式和HD视频模式；ADV7392/7393有一个16位视频输入端口，可以配置为多种形式，支持SDRGB输入。所有这些视频编码器都支持嵌入式EAV/SAV定时代码、外部视频同步信号以及I2C和SPI通信协议。第52页，本讲稿共65页5.2 D/A转换器转
41、换器六、视频编码器（VideoEncoders）ADV7390/7391/7392/7393适用于移动电话、数字照相机、便携式媒体DVD播放器、便携式游戏控制器、数字摄像机和机顶盒等领域，其特点如下：l3个高品质10位视频DAC16（216MHz）DAC重复取样（SD）8（216MHz）DAC重复取样（ED）4（297MHz）DAC重复取样（HD）最大DAC输出电流37mAl支持多种视频输入模式4:2:2YCrCb（SD，ED，HD）4:4:4RGB（SD）l支持多种视频输出模式合成（CVBS）和S视频分量YPrPb（SD，ED，HD）分量RGB（SD，ED，HD）第53页，本讲稿共65页5.
42、2 D/A转换器转换器六、视频编码器（VideoEncoders）l先进的电源管理自动电缆检测和DAC掉电DAC开/关单独控制最小功耗的睡眠模式l支持74.25MHz8、10、16位高分辨率输入l支持NTSCM，PALB/D/G/H/I/M/N，PAL60l片内视频定时信号发生器l片内测试图案产生l兼容I2C和SPI的串行MPU接口l2.7V或3.3V模拟工作电压，1.8V数字工作电压，3.3VI/O工作电压l工作温度-40+85第54页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV7390/7391/7392/7393的内部结构如图所示。ADV7
43、39x内部结构图第55页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV7390/7391/7392/7393的封装如图所示。ADV7390/7391/7392/7393的封装图第56页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV7390/7391/7392/7393的引脚功能如表所示。第57页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV739x支持2线串行微处理器总线驱动多种外围设备，两个输入串行数据SDA和串行时钟SCL在ADV739x与连接到总线上的
44、任何设备之间传递信息。每个从设备都被赋予一个唯一的地址，ADV739x对读、写操作都有4种可能的从地址。如果用户在寻址编码器时使用自增的方式超出了最高子地址，那么：在读模式下，最高子地址寄存器的内容直到主机发出一个不确认标志时才输出，这表示读操作的结束（不确认标志指SDA线在第九个脉冲时未被拉低）；在写模式下，无效字节的数据不被装入任何一个子地址寄存器，ADV739x发出不确认标志，转入空闲状态。第58页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV739x支持4线串行总线连接多种外围设备，两个输入主机输出从机输入MOSI和串行时钟SCLK，一个输
45、出主机输入从机输出MISO，在ADV739x与连接到总线上的任何设备之间传递信息。总线上的每个从设备都有一个从机选择引脚，通过唯一的从机选择线与主机SPI外围设备相连，因此，从设备不需寻址。如果要请求SPI操作，主机SPI外围设备（比如一个微处理器）需要向ADV739x的发出三个低脉冲。当编码器检测到引脚的三个上升沿后，自动转到SPI通信模式，ADV739x一直保持在SPI通信模式直到硬件复位或掉电。为了控制ADV739x，应用以下协议进行读/写传送。首先，主机驱动并保持引脚低电平以发起一次数据转换，此后的第一个SCLK上升沿写命令通过MOSI线被写入ADV739x。写入MOSI线的第二个字节
46、是起始子地址，MOSI线上的数据MSB在前被写入，并在SCLK的上升沿被锁存。所有的数据都被写入后，主机完成传送，驱动并保持ADV739x的引脚为高电平。第59页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）读出数据时，当子地址被输入MOSI线后，引脚被驱动并被保持高电平至少一个时钟周期，然后被驱动并保持在低电平。此后的第一个SCLK上升沿读命令通过MOSI线写入ADV739x，数据在SCLK的下降沿传送出去。当所有的数据都被读出后，主机驱动并保持引脚高电平以结束传送。ADV7390/7391支持多种输入模式，通过子地址0 x01第64位可以选择输入模式
47、，上电后的默认输入模式为标准清晰度模式（SD）。下图所示为输入配置。ADV7390/7391输入配置第60页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）SD YCrCb数据能在27MHz 8位总线上以隔行 4:2:2模式输入，27MHz时钟信号必须接在CLKIN引脚，图5-31 ADV7390/7391输入配置如果需要，外部同步信号接在和引脚，支持嵌入式EAV/SAV定时代码和ITU-R BT.601/656输入标准，隔行扫描像素数据由引脚P7P0输入，P0为LSB，如图所示。ADV7392/7393支持多种输入模式，通过子地址0 x01第64位可以选
48、择输入模式，上电后的默认输入模式为标准清晰度模式（SD）。SD YCrCb数据能在8位、10位或16位总线上以4:2:2模式输入，SD RGB数据能在16位总线上以4:4:4的模式输入。27MHz时钟信号必须接在CLKIN引脚，如果需要，外部同步信号接在和引脚，支持嵌入式EAV/SAV定时代码和8位、10位模式。SD举例应用第61页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ED或HD YCrCb数据能在8位或10位DDR总线或16位SDR总线上以4:2:2模式输入，时钟信号必须接在CLKIN引脚，如果需要，外部同步信号接在和引脚，支持嵌入式EAV/S
49、AV定时代码。在16位4:2:2YCrCb模式输入中，Y像素数据由P15P8引脚输入，P8为LSB，CrCb像素数据由P7P0引脚输入，P0为LSB，如图所示。ED/HD-SDR举例应用第62页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）ADV739x包括一个片内锁相环PLL，可以对SD、ED和HD视频数据进行重复取样。在默认设置下，锁相环是被禁止的，可以通过设置子地址0 x00，位1=0来使能锁相环。ADV739x包括三个DAC，它们都可以被配置成全驱动模式，全驱动模式是指37.5负载驱动34.7mA的满刻度电流。同时，三个DAC也能配置为低驱动模式
50、，低驱动模式是指300负载驱动4.33mA的满刻度电流。ADV739x包括一个RSET引脚，在RSET和AGND引脚之间接一个电阻可用来控制满刻度输出电流，也就是DAC1，2，3的输出电压。对全驱动模式，RSET需接510电阻，RL需接37.5电阻。对低驱动模式，RSET需接4.12k电阻，RL需接300电阻。第63页，本讲稿共65页5.2 D/A转换器转换器六、视频编码器（VideoEncoders）当DAC工作在低驱动模式时，输出缓冲器是必需的。ADV739x的DAC输出可能会需要重建低通滤波器，不同的应用情况所需的滤波器不尽相同，下图为不同情况下的举例。SD 16重复取样 ED 8重复取