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1、电子设计自动化技术第1页，本讲稿共45页第第2 2章章 可编程逻辑器件及编程开发技术可编程逻辑器件及编程开发技术学习目标：学习目标：1）了解可编程逻辑器件及相关编程开发技术；了解可编程逻辑器件及相关编程开发技术；2）熟悉可编程逻辑器件的基本结构熟悉可编程逻辑器件的基本结构 。第2页，本讲稿共45页第第2 2章章 可编程逻辑器件及编程开发技术可编程逻辑器件及编程开发技术2.1可编程逻辑器件概述可编程逻辑器件概述2.2 可编程逻辑器件基本结构可编程逻辑器件基本结构4.3 PAL和和GAL器件的基本结构器件的基本结构2.4 CPLD的基本结构的基本结构本章小结本章小结本章习题本章习题返回主目录返回主
2、目录第3页，本讲稿共45页2.1可编程逻辑器件概述可编程逻辑器件概述 广义上的可编程逻辑器件是指一切通过软件手段更改、配置器件内部连接结构和逻辑单元，完成既定功能的数字集成电路。在数字电子系统领域，存在三种基本的器件类型：存储器、微处理器和逻辑器件。存储器用于存储随机信息。微处理器执行软件指令以完成范围广泛的任务。逻辑器件提供特定的功能。第4页，本讲稿共45页 常用的可编程逻辑器件主要有三大类：常用的可编程逻辑器件主要有三大类：简单的逻辑阵列（简单的逻辑阵列（PAL/GAL）复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）现场可编程逻辑器件（现场可编程逻辑器件（FPGA）等）等 逻辑器件可分
3、为两大类：逻辑器件可分为两大类：即固定逻辑器件和可编程逻辑器件。即固定逻辑器件和可编程逻辑器件。固定逻辑器件中的电路是永久性的，它们完成一种或一组固定逻辑器件中的电路是永久性的，它们完成一种或一组功能，一旦制造完成，就无法改变；可编程逻辑器件（功能，一旦制造完成，就无法改变；可编程逻辑器件（PLD）的功能可在任何时间改变，以实现多种不同的功能。）的功能可在任何时间改变，以实现多种不同的功能。对于可编程逻辑器件，设计人员可利用价格低廉的软件工对于可编程逻辑器件，设计人员可利用价格低廉的软件工具快速开发、仿真和测试其设计。然后，可快速将其设计编具快速开发、仿真和测试其设计。然后，可快速将其设计编程
4、到器件中，并立即在实际运行的电路中对设计进行测试。程到器件中，并立即在实际运行的电路中对设计进行测试。第5页，本讲稿共45页2.2 2.2 可编程逻辑器件基本结构可编程逻辑器件基本结构 以比较简单的以比较简单的PLD可编程逻辑器件为例，其基本结构如图可编程逻辑器件为例，其基本结构如图2-1所示。所示。图2-1 PLD的基本结构框图第6页，本讲稿共45页 输入缓冲电路输入缓冲电路可以产生输入变量的原变量和反变可以产生输入变量的原变量和反变 量，与阵列由与门构成用以产生乘积项，或阵列由或量，与阵列由与门构成用以产生乘积项，或阵列由或 门构成用以产生乘积项之和形式的函数。门构成用以产生乘积项之和形式
5、的函数。输出电路输出电路相对于不同相对于不同PLD有所不同，有些是组合输有所不同，有些是组合输 出结构，有些是时序输出结构，可以形成时序电路。出结构，有些是时序输出结构，可以形成时序电路。输出信号还可通过内部反馈到与阵列的输入端。输出信号还可通过内部反馈到与阵列的输入端。第7页，本讲稿共45页2.2.1 2.2.1 组合逻辑与时序逻辑的逻辑函数表达式组合逻辑与时序逻辑的逻辑函数表达式 组合逻辑电路组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各路，它的基本特点是任何时刻的输出信号状态仅取决于该时
6、刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。个输入信号状态的组合，而与电路在输入信号作用前的状态无关。组合电路是由门电路组成的，但不包含存储信号的记忆单元，组合电路是由门电路组成的，但不包含存储信号的记忆单元，输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时间。间。第8页，本讲稿共45页 组合逻辑电路的功能组合逻辑电路的功能描述方法有描述方法有真值表、逻辑表达式、逻真值表、逻辑表达式、逻辑图、卡诺图辑图、卡诺图和和波形图波形图等。时序逻辑电路意时刻的输出信号等。时序逻辑电路意时刻的输出信号不仅和当时的输入信号有关
7、，而且还与电路原来的状态有关。不仅和当时的输入信号有关，而且还与电路原来的状态有关。时序逻辑电路时序逻辑电路必然包含必然包含存储记忆单元存储记忆单元电路。电路。描述时序电路逻描述时序电路逻辑功能的方法有辑功能的方法有：三个方程三个方程（输出方程、驱动方程、状态方（输出方程、驱动方程、状态方程）、程）、状态转换表状态转换表、状态转换图和时序图等。状态转换图和时序图等。第9页，本讲稿共45页1组合逻辑的逻辑函数表达式Yi=Fi(X1,X2,X3,Xm)，i=1,2,3,m式中：式中：Xi为输入布尔量，为输入布尔量，Yi为输出布尔量。为输出布尔量。逻辑函数式可实现最佳化，如果不允许反变量输入时，可以
8、在逻逻辑函数式可实现最佳化，如果不允许反变量输入时，可以在逻辑门的输入端加接反相器（非门）来消除反变量。辑门的输入端加接反相器（非门）来消除反变量。逻辑式的最简化与逻辑电路的最简化并非始终一致。用最逻辑式的最简化与逻辑电路的最简化并非始终一致。用最少的门电路来实现最简化逻辑式的逻辑关系，这就是逻辑少的门电路来实现最简化逻辑式的逻辑关系，这就是逻辑电路最佳化的问题。逻辑电路的最佳化也要从逻辑式入手，电路最佳化的问题。逻辑电路的最佳化也要从逻辑式入手，这就是逻辑式的最佳化。这就是逻辑式的最佳化。第10页，本讲稿共45页实现最佳化的步骤如下实现最佳化的步骤如下：1、化简给出的与或型逻辑式；、化简给出
9、的与或型逻辑式；2、确定各个与项的代替因子；、确定各个与项的代替因子；3、寻找对各个与项都能适用的公共代替因子，若实在找不、寻找对各个与项都能适用的公共代替因子，若实在找不到，只好通过加接非门来获得反变量；到，只好通过加接非门来获得反变量；4、Morgan定理将使用代替因子的与或式展成与非表达式，用定理将使用代替因子的与或式展成与非表达式，用与非门即可实现最佳化线路。与非门即可实现最佳化线路。第11页，本讲稿共45页 例如，例如，P=，按上述步骤进行优化后得到的表达，按上述步骤进行优化后得到的表达式为式为 F=其对应实现的逻辑图如图其对应实现的逻辑图如图2-2所示。所示。图图2-2 最佳化逻辑
10、图最佳化逻辑图第12页，本讲稿共45页2 2时序逻辑的逻辑函数表达式时序逻辑的逻辑函数表达式 一般同步时序逻辑电路结构框图如图一般同步时序逻辑电路结构框图如图2-3所示。所示。图2-3 同步时序逻辑电路结构框图第13页，本讲稿共45页 一般同步时序逻辑电路按其状态的改变方式不同，可分为同步时序逻辑与异步时序逻辑。同步时序逻辑是在同一个时钟脉冲控制下改变状态，而异步时序逻辑则是在输入信号（脉冲或电位）控制下改变状态。由图2-3可见，同步时序逻辑电路由组合逻辑电路和记忆电路两部分组成。其中：X1，X2，.Xn，外部输入信号；Q1，Q2，.Qk，触发器的输出，称为状态变量；Z1，Z2，.Zm，对外输
11、出信号；Y1，Y2，.Yk，触发器的激励信号。一般同步时序逻辑可用三组逻辑方程来描述第14页，本讲稿共45页 输出方程（1）Zi=fi(X1，X2.Xn；Q1n，Q2n.Qkn)，i=1，2，.m 激励方程（2）Yi=gi(X1，X2.Xn；Q1n，Q2n.Qkn)，i=1，2，k状态方程（3）Qin+1=hi(X1，X2.Xn；Q1n，Q2n.Qkn)，i=1，2，.k 方程（1）表明：输出Zi不仅与该时刻的输入Xi有关，还与电路的现态Qin有关。满足这种关系的同步时序逻辑电路称为米里型时序逻辑。如果输出Zi仅是现态的函数，与输入Xi无关，即方程（1）变为Zi=fi(Q1n，Q2n.Qkn)
12、。满足这种关系的同步时序逻辑电路称为摩尔型时序逻辑，它是米里型时序逻辑的特例。第15页，本讲稿共45页2.2.2 PLD2.2.2 PLD器件的结构模型器件的结构模型 固定逻辑器件和固定逻辑器件和PLD各有自己的优点。各有自己的优点。PLD在设计过程中为在设计过程中为客户提供了更大的灵活性，因为对于客户提供了更大的灵活性，因为对于PLD来说，设计反复只需要来说，设计反复只需要简单地改变编程文件就可以了，而且设计改变的结果可立即在工简单地改变编程文件就可以了，而且设计改变的结果可立即在工作器件中看到。作器件中看到。通过因特网将新的编程文件下载到通过因特网将新的编程文件下载到PLD就可以在系统就可
13、以在系统中创建出新的硬件逻辑，这一策略可以使设计人员集中中创建出新的硬件逻辑，这一策略可以使设计人员集中精力设计新产品结构、软件工具和精力设计新产品结构、软件工具和IP核心，先进的工艺核心，先进的工艺技术在一系列关键领域为技术在一系列关键领域为PLD提供了帮助：更快的性能、提供了帮助：更快的性能、集成更多功能、降低功耗和成本等。集成更多功能、降低功耗和成本等。第16页，本讲稿共45页 以MAX7000为例，基于乘积项的PLD内部结构 如图2-4所示 图2-4 基于乘积项的PLD内部结构第17页，本讲稿共45页 这种这种PLD的结构可分为三块：的结构可分为三块：宏单元宏单元（Macrocell）
14、，），可编程连线可编程连线（PIA）和）和I/O控制块控制块。宏。宏单元是单元是PLD的基本结构，由它来实现基本的逻辑功能。的基本结构，由它来实现基本的逻辑功能。图图2-4中中LAB A，LAB B、LAB C、LAB D是多个宏单是多个宏单元的集合，可编程连线负责信号传递，连接所有的宏单元。元的集合，可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入输出的电气特性控制，图中左上方的控制块负责输入输出的电气特性控制，图中左上方的 INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是是全局时钟全局时钟、清零和输出使能清零和输出使能信号，这几个信号
15、有专用连线与信号，这几个信号有专用连线与PLD中每个宏单元相连。中每个宏单元相连。第18页，本讲稿共45页 宏单元的具体结构如图宏单元的具体结构如图2-5所示：所示：图图2-52-5 图图2-52-5左侧是乘积项阵列，实际就是一个与或阵列，每左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就可实现一个交叉点都是一个可编程熔丝，如果导通就可实现“与与”逻逻辑。后面的乘积项选择矩阵是一个辑。后面的乘积项选择矩阵是一个“或或”阵列。两者一起共同阵列。两者一起共同完成组合逻辑。图完成组合逻辑。图2-52-5右侧是一个可编程右侧是一个可编程D D触发器，它的时钟、触发器，
16、它的时钟、清零输入都可以编程选择。清零输入都可以编程选择。第19页，本讲稿共45页2.3 PAL2.3 PAL和和GALGAL器件的基本结构器件的基本结构 可编程逻辑器件可编程逻辑器件PLD是是EDA得以实现的硬件基础，得以实现的硬件基础，通过编程，可灵活方便地构建和修改数字电子系统。通过编程，可灵活方便地构建和修改数字电子系统。第20页，本讲稿共45页PLDPLD诞生及简单诞生及简单PLDPLD发展阶段发展阶段20世纪世纪70年代，熔丝编程的年代，熔丝编程的PROM的出现，标志着的出现，标志着PLD的诞的诞生。生。20世纪世纪70年代末，年代末，AMD公司对公司对PLA进行了改进，推出了进行
17、了改进，推出了PAL（Programmable Array Logic）器件，）器件，PAL与与PLA相似，也由相似，也由与阵列和或阵列组成，但在编程接点上与与阵列和或阵列组成，但在编程接点上与PAL不同，而与不同，而与PROM相似，或阵列是固定的，只有与阵列可编程。或相似，或阵列是固定的，只有与阵列可编程。或阵列固定与阵列可编程结构，简化了编程算法，运行速阵列固定与阵列可编程结构，简化了编程算法，运行速度也提高了，适用于中小规模可编程电路。度也提高了，适用于中小规模可编程电路。第21页，本讲稿共45页乘积项可编程结构乘积项可编程结构PLDPLD的发展与成熟阶段的发展与成熟阶段 2020世纪世
18、纪8080年代初年代初，LatticeLattice公司开始研究一种新的乘积项可公司开始研究一种新的乘积项可编程结构编程结构PLDPLD。它首次在。它首次在PLDPLD上采用上采用EEPROMEEPROM工艺，能够电擦除工艺，能够电擦除重复编程，使修改电路不需更换硬件，在编程结构上，重复编程，使修改电路不需更换硬件，在编程结构上，GALGAL沿用了沿用了PALPAL或阵列固定与阵列可编程结构，而对或阵列固定与阵列可编程结构，而对PALPAL的输出的输出I/OI/O结构进行了改进，增加了输出逻辑宏单元结构进行了改进，增加了输出逻辑宏单元OLMCOLMC（output output Logic M
19、acro CellLogic Macro Cell），），OLMCOLMC设有多种组态，使得每个设有多种组态，使得每个I/OI/O引引脚可配置成专用组合输出、组合输出双向口、寄存器输出、脚可配置成专用组合输出、组合输出双向口、寄存器输出、寄存器输出双向口、专用输入等多种功能，为电路设计提寄存器输出双向口、专用输入等多种功能，为电路设计提供了极大的灵活性。同时，也解决了供了极大的灵活性。同时，也解决了PALPAL器件一种输出器件一种输出I/OI/O结结构方式就有一种器件的问题，具有通用性。构方式就有一种器件的问题，具有通用性。第22页，本讲稿共45页复杂可编程器件的发展与成熟阶段复杂可编程器件的
20、发展与成熟阶段 2020世纪世纪8080年代中期，年代中期，XilinxXilinx公司提出了现场可编程公司提出了现场可编程（Field ProgrammabilityField Programmability）的概念，并生产出世界上第一片）的概念，并生产出世界上第一片FPGAFPGA器件。器件。FPGA FPGA器件器件一般采用一般采用SRAMSRAM工艺，编程结构为可编程的查找工艺，编程结构为可编程的查找表的概念，并推出了一系列具有表的概念，并推出了一系列具有ISPISP功能的复杂可编程逻辑器功能的复杂可编程逻辑器件件CPLDCPLD将将PLDPLD推向了一个新的发展时期。推向了一个新的发
21、展时期。CPLDCPLD器件器件采用采用EEPROMEEPROM工艺，编程结构在工艺，编程结构在GALGAL器件基础上进器件基础上进行了扩展和改进，使得行了扩展和改进，使得PLDPLD更加灵活，应用更加广泛。更加灵活，应用更加广泛。第23页，本讲稿共45页2.3.1 PAL2.3.1 PAL器件的基本结构器件的基本结构 PALPAL主要由门阵列、可编主要由门阵列、可编程的输入程的输入/输出和带有反馈输出和带有反馈的寄存器构成。其门阵列的寄存器构成。其门阵列如图如图2-62-6所示所示,由由可编程的可编程的 “与与”阵列阵列和和固定的固定的“或或”阵列阵列构成构成,每个输出都每个输出都具有具有7
22、 78 8个乘积项。对于个乘积项。对于大多数逻辑功能大多数逻辑功能,这种这种“与与”阵列可编程方法都能提阵列可编程方法都能提供较好的性能和有效结构。供较好的性能和有效结构。PALPAL器件设有一个器件设有一个“保密熔保密熔丝丝”,在确定对在确定对PALPAL编程正确编程正确无误以后无误以后,熔断该熔丝熔断该熔丝,可可禁止其内部熔丝图的读出禁止其内部熔丝图的读出,有效防止复制和仿造。有效防止复制和仿造。图图2-6第24页，本讲稿共45页 以最简与或表达式为基础，以最简与或表达式为基础，PALPAL器件可以取代任何逻辑电路器器件可以取代任何逻辑电路器件，且有件，且有可靠性高，设计灵活，速度快可靠性
23、高，设计灵活，速度快等优点，等优点，但由于PAL多是采用肖特基TTL和双极型PROM熔断丝连接工艺，一旦编程完成并写入PAL，将无法改变，是一次性编程器件，这是PAL的一个劣势。第25页，本讲稿共45页2.3.2 GAL2.3.2 GAL器件的基本结构器件的基本结构 通用逻辑阵列通用逻辑阵列GAL是一种较为理想的是一种较为理想的PLD器件，目前已器件，目前已得到广泛应用。它的得到广泛应用。它的主体主体仍采用仍采用与或阵列结构与或阵列结构，其与门阵列，其与门阵列可编程，或门阵列是固定的，并且每个输出端对应有一个输出逻可编程，或门阵列是固定的，并且每个输出端对应有一个输出逻辑宏单元辑宏单元(OLM
24、C)，该单元的工作模式和输出极性也是可编，该单元的工作模式和输出极性也是可编程的。程的。GAL克服了克服了PAL只能编程一次的缺点，采用电擦除工只能编程一次的缺点，采用电擦除工艺，使整个器件的逻辑功能可以重新配置，重复擦写。艺，使整个器件的逻辑功能可以重新配置，重复擦写。同时同时GAL可以实现更为复杂的逻辑功能，编程数据可保存可以实现更为复杂的逻辑功能，编程数据可保存20年以上，年以上，但但GAL器件对设计异步时序电路很困难，这是它的器件对设计异步时序电路很困难，这是它的劣势。劣势。第26页，本讲稿共45页2.4 CPLD 2.4 CPLD 的基本结构的基本结构（1）芯片的功能特点）芯片的功能
25、特点 独有的独有的“双逻辑块双逻辑块”结构，可同时保证器件的高速度结构，可同时保证器件的高速度和高集成度；用户可选择和高集成度；用户可选择I/O电平（电平（3.3V或或5V），适合于），适合于不同电平器件的联用；宏单元结构的每个宏单元不同电平器件的联用；宏单元结构的每个宏单元（Macrocell）都有算术逻辑单元（）都有算术逻辑单元（ALU）和快速进位逻辑，）和快速进位逻辑，高效的算术逻辑运算，并使逻辑点阵间有高效的算术逻辑运算，并使逻辑点阵间有100%的可互连性；的可互连性；每个输入管脚皆可编程为直接、锁存或寄存方式；每个输入管脚皆可编程为直接、锁存或寄存方式；24mA驱动驱动输出；可编程电
26、源管理模式，可控制宏单元速度和功耗；高输出；可编程电源管理模式，可控制宏单元速度和功耗；高速算术逻辑进位网络，每位进位延迟仅仅速算术逻辑进位网络，每位进位延迟仅仅1ns；保密位，可；保密位，可保护芯片内部的逻辑不被复制；每位进位延迟仅仅保护芯片内部的逻辑不被复制；每位进位延迟仅仅1ns，43-61MHz 18位累加器；位累加器；0.8Macon 工艺制造，逻辑安全可工艺制造，逻辑安全可靠。靠。2.4.1 Xinlinx2.4.1 Xinlinx公司公司XC7300XC7300系列器件结构系列器件结构2 24 41 11 XC73001 XC7300系列特性简介系列特性简介第27页，本讲稿共45
27、页（2）双逻辑块结构）双逻辑块结构 它的内部有两种结构，类似于它的内部有两种结构，类似于PLA的功能块，一种称为的功能块，一种称为“快速快速功能块功能块”（FFB），另一种叫），另一种叫“高密度功能块高密度功能块”（FB），），如图如图2-7所示。所示。图2-7 XC7300双逻辑块示意图第28页，本讲稿共45页（3 3）用户可选）用户可选I/OI/O电平标准电平标准 XC7300系列系列具有用户可选择的具有用户可选择的I/O电平电平(3.5V或或5V)，所以，所以很容易连接不同电平的器件在一个系统中应用，图很容易连接不同电平的器件在一个系统中应用，图2-8是是XC7300和不同电平标准的器件
28、相联的示意图。和不同电平标准的器件相联的示意图。图2-8 XC7300和不同电平标准的器件相联第29页，本讲稿共45页（4 4）从）从PALPAL转换至转换至XC7300XC7300 XC7300提供了非常简单高效的从标准提供了非常简单高效的从标准PAL转换到转换到XC7300设计设计的方法，工程师们不必重新进行设计，而其的方法，工程师们不必重新进行设计，而其“通用互连矩阵通用互连矩阵”可保证可保证PAL原有的逻辑连接可原有的逻辑连接可100%转换过来。转换过来。Xilinx公司提公司提供的转换软件很容易把一个供的转换软件很容易把一个PAL逻辑转换到逻辑转换到XC7300并对其进行并对其进行优
29、化。图优化。图2-9是从是从PAL转换到转换到XC7300的示意图。的示意图。图2-9 从PAL转换到XC7300的示意图第30页，本讲稿共45页（5）开发工具及应用范围）开发工具及应用范围 Xilinx公司公司提供的提供的DS550 EPLD转换器（转换器（XEPLD）是一种价格低、人机界是一种价格低、人机界面友好的软件工具，因其能很容易地直接把标准的方程面友好的软件工具，因其能很容易地直接把标准的方程转换到转换到EPLD中而著称，整个设计过程很简单，如图中而著称，整个设计过程很简单，如图2-10所示。所示。图2-10 基于PAL方程的设计流程第31页，本讲稿共45页2 24 41 12 X
30、C73002 XC7300系列产品相关说明系列产品相关说明 XC7300XC7300系列器件系列器件是高密度的是高密度的PLDPLD，它具有，它具有设计周期短、风险设计周期短、风险小、修改容易、开发成本低、系统结构灵活和集成度高等小、修改容易、开发成本低、系统结构灵活和集成度高等一系一系列列优点优点，是实现复杂逻辑功能，提高系统性能、集成度和可靠，是实现复杂逻辑功能，提高系统性能、集成度和可靠性的有力工具，在很多应用中正逐步取代门阵列。高密度可编性的有力工具，在很多应用中正逐步取代门阵列。高密度可编程逻辑器件（简称高密度程逻辑器件（简称高密度PLDPLD）是相对于传统简单）是相对于传统简单PL
31、DPLD（如（如PAL/GALPAL/GAL）而言的，是可编程门阵列（）而言的，是可编程门阵列（FPGAFPGA）和复杂）和复杂PLDPLD（CPLDCPLD）的总称。）的总称。一般来说，复杂一般来说，复杂PLDPLD是在一块芯片上集成的多个是在一块芯片上集成的多个PALPAL块，其块，其基本逻辑单元是乘积项。其逻辑单元与输入输出单元的连接关基本逻辑单元是乘积项。其逻辑单元与输入输出单元的连接关系是固定的，各个系是固定的，各个PALPAL块可以通过共享的可编程互连资源交换信块可以通过共享的可编程互连资源交换信息，实现息，实现PALPAL块之间的互连块之间的互连 。复杂。复杂PLDPLD的主要特
32、点是速度可预的主要特点是速度可预测性较好，对典型设计往往容易获得较高的性能，但集成测性较好，对典型设计往往容易获得较高的性能，但集成度往往不够高，体系结构灵活性差，适用范围较窄。度往往不够高，体系结构灵活性差，适用范围较窄。第32页，本讲稿共45页 可编程门阵列得名于其体系结构与传统掩膜编程门阵列可编程门阵列得名于其体系结构与传统掩膜编程门阵列的相似性，的相似性，FPGA的特点是体系结构和逻辑单元很灵活，的特点是体系结构和逻辑单元很灵活，集成度较高，可以集成各种逻辑，适用范围宽，但速度集成度较高，可以集成各种逻辑，适用范围宽，但速度可预测性差，与逻辑分割、布局布线、逻辑单元的结构可预测性差，与
33、逻辑分割、布局布线、逻辑单元的结构和粒度。和粒度。一般来说，一般来说，FPGA多采用多采用SRAM和和Antifuse编程技术，复杂编程技术，复杂PLD则多采用则多采用UV-EPROM和和EEPROM编程技术。编程技术。第33页，本讲稿共45页2.4.2 Altera公司公司MAX7000系列器件的结构系列器件的结构MAX 7000系列是系列是Altera公司公司第二代第二代MAX结构的器件。结构的器件。（1）MAX7000的特性和功能的特性和功能 MAX7000EMAX7000E系列包括系列包括EPM7128E,EPM7160E,EPM7192EEPM7128E,EPM7160E,EPM71
34、92E和和EPM7256EEPM7256E，增加了几个增加了几个新的特性新的特性,附加附加全局时钟全局时钟,附加输出使能控制附加输出使能控制,增增加连线资源加连线资源,快速输入寄存器和一个可编程的电压摆率。快速输入寄存器和一个可编程的电压摆率。2421 MAX7000系列器件概况系列器件概况第34页，本讲稿共45页（2 2）MAX 7000MAX 7000的结构的结构 1）逻辑阵列块逻辑阵列块，MAX7000的结构主要是由高性能的称为的结构主要是由高性能的称为逻辑阵列块逻辑阵列块(LAB)的灵活逻辑阵列模块以及它们之间的连的灵活逻辑阵列模块以及它们之间的连线构成的。线构成的。2）宏单元，宏单元
35、，MAX7000的宏单元可以单独的配置为时序逻辑的宏单元可以单独的配置为时序逻辑和组合逻辑工作方式和组合逻辑工作方式,宏单元由三个功能块组成宏单元由三个功能块组成:逻辑阵列、逻辑阵列、乘积项选择矩阵和可编程触发器。乘积项选择矩阵和可编程触发器。3）扩展乘积项扩展乘积项，MAX7000具有共享和并联扩展乘积项。具有共享和并联扩展乘积项。4）可编程连线阵列可编程连线阵列，在可编程连线阵列上布线，在可编程连线阵列上布线,将各将各LAB 相互相互连接构成所需的逻辑连接构成所需的逻辑,这个全局总线是可编程的通道这个全局总线是可编程的通道,它把器它把器件中任何信号源连到其目的地。件中任何信号源连到其目的地
36、。5）I/O控制块控制块，I/O控制块允许每个控制块允许每个I/O引脚单独的配置为输出、引脚单独的配置为输出、输入和双向工作方式。所有输入和双向工作方式。所有I/O引脚都有一个三态缓冲器引脚都有一个三态缓冲器,它它能由全局输出使能信号中的一个控制能由全局输出使能信号中的一个控制,或者把使能端直接或者把使能端直接接地接地(GND)或接到电源或接到电源(Vcc)上。上。第35页，本讲稿共45页（3）MAX 7000的试配设计的试配设计 开始设计之前应避免进行引脚和宏单元的分配开始设计之前应避免进行引脚和宏单元的分配,要尽可能地为将来变更设计保留一些器件资源。利用要尽可能地为将来变更设计保留一些器件
37、资源。利用ignore previous Fit(放弃以前的试配放弃以前的试配)命令编译设计命令编译设计,这时命令参数要这时命令参数要选择使编译器灵活性最大的情况选择使编译器灵活性最大的情况 只要有可能只要有可能,就利用全局寄存器控制信号。就利用全局寄存器控制信号。利用利用LCELL/SOFT缓冲器分解复杂逻辑。缓冲器分解复杂逻辑。第36页，本讲稿共45页2 24 42 22 MAX70002 MAX7000系列器件的结构特性系列器件的结构特性可以概括为：1）LAB,MAX7000系列器件系列器件是基于高性能、灵活的逻辑阵列是基于高性能、灵活的逻辑阵列模件模件-LAB的。的。2）宏单元（宏单元
38、（Macrocell）,每个宏单元可被独立地配置组合逻辑和每个宏单元可被独立地配置组合逻辑和时序逻辑，它由以下功能单元组成：逻辑阵列（时序逻辑，它由以下功能单元组成：逻辑阵列（Logic Array），乘积项选择矩阵和可编程的寄存器。），乘积项选择矩阵和可编程的寄存器。3）扩展乘积项扩展乘积项（Expander Product Terms）当逻辑比较复杂时，一个宏单元）当逻辑比较复杂时，一个宏单元中的乘积项可能不够用，尽管可以用另一个宏单元产生提中的乘积项可能不够用，尽管可以用另一个宏单元产生提供所需的逻辑，但这增加了延时。供所需的逻辑，但这增加了延时。MAX7000在同一个在同一个LAB中为
39、每个宏单元提供了扩展乘积项，这使得逻辑占用更少的资源中为每个宏单元提供了扩展乘积项，这使得逻辑占用更少的资源而获得更高的速度。而获得更高的速度。4）可编程连线阵列（可编程连线阵列（PIA）将所有输）将所有输出连接到所有器件内的输入。所有出连接到所有器件内的输入。所有MAX7000系列的系列的I/O管管脚、宏单元的输出可作为脚、宏单元的输出可作为PIA的输入，使得这些信号可在整的输入，使得这些信号可在整个器件内可用。个器件内可用。第37页，本讲稿共45页（1）系列器件特点）系列器件特点 该系列是以第二代多阵列结构为基础的高性能该系列是以第二代多阵列结构为基础的高性能CMOSCMOS器件：高器件：
40、高密度，密度，60060050005000个个EPLDEPLD系列系列MAX7128EMAX7128E，提供，提供50005000个门个门。图2-11 MAX7000的结构图第38页，本讲稿共45页（2）结构框架）结构框架 MAX7000的结构如图2.11所示，其中I/O为输入输出模块，FB为逻辑阵列模块（LAB），这些模块由可编程互连矩阵相互连接。专用输入信号包含4个专用输入信号,它们能用作专用输入或每一个宏单元与I/O引脚的全局控制信号。时钟、清除和输出使能逻辑阵列块称为LAB,每个LAB由16个宏单元组成,多个LAB通过可编程连线阵列互连，每一个LAB有来自PIA的36个信号、用于寄存器
41、辅助功能的控制信号和I/O引脚到寄存器的直接通道宏单元，宏单元可以单独配置为组合逻辑和时序逻辑工作方式，它由三个功能块组成：逻辑阵列、乘积项逻辑阵列、乘积项选择矩阵和可编程触发器选择矩阵和可编程触发器。扩展乘积项可以使一个宏单元实现更复杂的逻辑函数，而不使用两个宏单元可编程连线阵列，该阵列将各个LAB互连在一起构成所需的逻辑功能，I/O控制块允许每个I/O引脚可以单独配置为输入、输出或是双向工作方式。第39页，本讲稿共45页 主动串行配置（主动串行配置（AS），该配置使用），该配置使用ALTERA公司提供的配公司提供的配置置EPROM（如（如EPC1213）作为器件的配置数据源，配置作为器件的
42、配置数据源，配置EPROM以串行位流（以串行位流（bit-stream）方式向器件提供数据，典型）方式向器件提供数据，典型电路见图电路见图2-12。图图2-12 主动串行配置主动串行配置 在该图中，FLEX8000的nCONFIG 引脚接电源，使该器件有开机自动配置能力。第40页，本讲稿共45页 使用并行使用并行EPROM以以APU或或APD方式配置方式配置FLEX8000的一般的一般电路如图电路如图2-13所示。所有所示。所有FLEX8000芯片通过自己的芯片通过自己的18条地条地址线向址线向EPROM提供地址。提供地址。图2-13 主动并行配置第41页，本讲稿共45页 被动串行配置（被动串
43、行配置（PS）方式采用外部控制器，通过串行位）方式采用外部控制器，通过串行位（BIT）流来配置）流来配置FLEX8000，FLEX8000，通过，通过5条线与外条线与外部控制器连接。外部控制器有如下几种：部控制器连接。外部控制器有如下几种：ALTERA公司的公司的PL-MPU编程部件和编程部件和FLEX卸载电缆（卸载电缆（DOWNLOAD CABLE）；智能主机（微机或单片机）。外部控制器有）；智能主机（微机或单片机）。外部控制器有如下几种：如下几种：ALTERA公司的公司的PL-MPU编程部件和编程部件和FLEX卸载卸载电缆（电缆（DOWNLOAD CABLE）；智能主机（微机或单片机）；智
44、能主机（微机或单片机）；ALTERA公司的公司的Bit Blaster电缆，该电缆与电缆，该电缆与RS232接口兼容。接口兼容。使用使用ALTERA的的FLEX卸载电缆进行被动串行配置图卸载电缆进行被动串行配置图2-14所示。所示。图2-14 被动串行配置图第42页，本讲稿共45页 FLEX的卸载电缆一端接MPU主编程部件的EPROM适配器，另一端与要编程的目的板中待配置FLEX器件连接起来，向FLEX器件提供5个信号，配置数据取自MAX+PLUS软件编译形成的SRAM目标文件（*。SOF）在线重新配置。MAX+PLUS配置与编程支持该软件可以产生4种不同的类型的编程文件：SRAM文件，该文件
45、（SRAM Object File）（*.SOF）用于被动串行配置，可使用MAX+PLUS编程器、FLEX卸载电缆和ALTERA编程部件将数据直接装入系统中的FLEX8000，利用该文件可以生成POF、TTF和HEX文件；编程目标文件；该文件（Programer Object File）（*.POF）用于主动串行配置（AS）ALTERA的配置EPROM，MAX+PLUS软件为每一个设计自动生成一个POF文件；十六进制文件（Inter格式文件），该文件（Hexadecimal File）(*.HEX)是Inter HEX格式的ASC文件，使用APU或APD方式配置FLEX8000时需使用标准的并
46、行EPROM，通用烧录器可以完成此项工作；列表文本文件，该文件（Tabular Text File）(*.TTF)是一个表格式的文件，它提供的是逗号分割开的文件，可以用于PPA、PPS和一位宽的PS方式配置数据。第43页，本讲稿共45页本章小节本章小节 基于对可编程逻辑器件的概述，本章主要讨论了：可编基于对可编程逻辑器件的概述，本章主要讨论了：可编程逻辑器件的基本结构，包括组合逻辑与时序逻辑的逻辑程逻辑器件的基本结构，包括组合逻辑与时序逻辑的逻辑函数表达式、函数表达式、PLD器件的结构模型；器件的结构模型；PAL和和GAL器件的基本器件的基本结构。最后在结构。最后在CPLD的基本结构介绍中，对
47、的基本结构介绍中，对Xinlinx公司公司XC7300系列器件和系列器件和Altera公司公司MAX7000系列器件的硬件结系列器件的硬件结构细节及编程技术中用到的硬件技术细节作了比较详细的构细节及编程技术中用到的硬件技术细节作了比较详细的说明。说明。第44页，本讲稿共45页本章习题本章习题2-1 简述可编程逻辑器件的基本组成结构。简述可编程逻辑器件的基本组成结构。2-2 简述简述PLD的逻辑实现原理。的逻辑实现原理。2-3试比较试比较PAL和和GAL器件基本结构的异同点。器件基本结构的异同点。2-4 简述简述XC 7300系列器件的主要特性。系列器件的主要特性。2-5简述简述MAX 7000系列器件的主要特性。系列器件的主要特性。第45页，本讲稿共45页