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1、会计学1数字电路第数字电路第7章半导体存储器章半导体存储器第一页，共55页。2023/2/7(8-2)存储器实际上是将大量存储单元按一定规律(gul)结合起来的整体，它可以被比喻为一个由许多房间组成的大旅馆。每个房间有一个号码(地址码)，每个房间内有一定内容(一个二进制数码，又称一个“字”)。半导体存储(cn ch)器的种类很多，从存储(cn ch)功能上讲，可分为只读存储(cn ch)器（Read Only Memory，简称ROM）和随机存储(cn ch)器（Random Access Memory，简称RAM）两大类。从构成元件来说，又分为双极型和MOS型。但鉴于MOS电路具有功耗低，集
2、成度高等优点，目前(mqin)大容量的存储器都是采用MOS电路制作的。第2页/共55页第二页，共55页。2023/2/7(8-3)7.27.2只读存储器只读存储器只读存储器只读存储器(ROM)(ROM)7.2.1掩模只读存储器 在采用掩模工艺制作ROM时，其中存储的数据是由制作过程中使用的掩模决定的。这种掩模板是按照(nzho)用户的要求而专门设计的。因此，掩模ROM在出厂时内部存储的数据就已经“固化”在里面了，不可更改。ROM的电路结构包含存储矩阵(j zhn)、地址译码器和输出缓冲器三个部分。第3页/共55页第三页，共55页。2023/2/7(8-4)A1A0A1A0A1A0A1A0A1A
3、0D3D2D1D0-VCC译码器K:输出控制端存储矩阵输出电路位线字线A1A0A1A0A1A0A1A0A1A0译码器第4页/共55页第四页，共55页。2023/2/7(8-5)A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端假设(jish)：A1A0 1110001100二极管或门第5页/共55页第五页，共55页。2023/2/7(8-6)A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端1100二极管或门1当某一字线被选中时，这个(zh ge)字线与位线间若接有二极管，则该位线输出(shch)为 1。第6页/共55页第六页
4、，共55页。2023/2/7(8-7)假设(jish)：A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端0101A1A0 10第7页/共55页第七页，共55页。2023/2/7(8-8)假设(jish)：A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端0101A1A0 01第8页/共55页第八页，共55页。2023/2/7(8-9)假设(jish)：A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端0011A1A0 00第9页/共55页第九页，共55页。2023/2/7(8-10)0001
5、01111111111000000001地 址A1A0D3D2D1D0内 容位线A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出(shch)控制端字线 输入(shr)任意一个地址码，译码器就可使与之对应的某条字线为高电平，进而可以从位线上读出四位输出数字量。第10页/共55页第十页，共55页。2023/2/7(8-11)左图是使用 MOS 管的ROM 矩阵：有 MOS 管的单元存储“1”，无 MOS 管的单元存储“0”。.图图7.2.3 7.2.3 用用MOSMOS管构成的存储管构成的存储(cn ch)(cn ch)矩阵矩阵第11页/共55页第十一页，共55页。2
6、023/2/7(8-12)7.2.2可编程只读存储器(PROM)有一种可编程序的 ROM，在出厂时全部存储“1”，用户(yngh)可根据需要将某些单元改写为“0”,然而只能改写一次，称其为 PROM。若将熔丝烧断，该单元则变成“0”。显然，一旦(ydn)烧断后不能再恢复。前两种存储器的存储内容(nirng)在出厂时已被完全固定下来，使用时不能变动，称为固定 ROM。第12页/共55页第十二页，共55页。2023/2/7(8-13)图图7.2.5 PROM7.2.5 PROM管的结构管的结构(jigu)(jigu)原理图原理图 编程时首先应输入地址(dzh)代码，找出要写入0的单元地址(dzh)
7、。然后使VCC和选中的字线提高到编程所要求的高电位，同时在编程单元的位线上加入编程脉冲（幅度约20V，持续时间约十几微秒）。这时写入放大器AW的输出为低电平，低内阻状态，有较大的脉冲冲击电流流过熔丝，将其熔断。第13页/共55页第十三页，共55页。2023/2/7(8-14)PROM 中的内容只能写一次，有时(yush)仍嫌不方便，于是又发展了一种可以改写多次的 ROM，简称 EPROM。它所存储的信息可以用紫外线或 X 射线照射檫去，然后又可以重新编制信息。存储容量：是 ROM 的主要技术指标之一，它一般(ybn)用 存储字数：2N 输出位数：M 来表示(其中N为存储器的地址线根数)。例如：
8、128(字)8(位)，1024(字)8(位)等等。图7.2.5 是一个168的 PROM。这里(zhl)168是指其存储矩阵的容量。第14页/共55页第十四页，共55页。2023/2/7(8-15)7.2.37.2.37.2.37.2.3可重复可重复可重复可重复(chngf)(chngf)(chngf)(chngf)编程只读存储器编程只读存储器编程只读存储器编程只读存储器(EPROM)(EPROM)(EPROM)(EPROM)UVEPROM(Ultra-Violet Erasable UVEPROM(Ultra-Violet Erasable UVEPROM(Ultra-Violet Eras
9、able UVEPROM(Ultra-Violet Erasable Programmable ROMProgrammable ROMProgrammable ROMProgrammable ROM）1)叠栅注入(zh r)MOS管原理：在写入数据前：浮栅无电子，SIMOS管同正常 MOS管，开启电压为 VT。写数据时，需在漏、栅极之间加足够高的电压（如25V）使漏极与衬底之间的 PN结反向击穿，产生大量的高能(gonng)电子。这些电子穿过氧化绝缘层堆积在浮栅上，从而是浮栅带有负电荷。浮栅有电子后，控制栅需要加更大正压才能使管子开启，开启电压为VT。（Stacked-gate Injecti
10、on Metal-Oxide-Semi）VgsiD0VT VT 第15页/共55页第十五页，共55页。2023/2/7(8-16)2)叠栅型EPROM工作(gngzu)原理 图7.2.9 中写入数据(shj)时漏极和控制栅极的控制电路没有画出。这是一个2561位的EPROM，256个存储单元排列成1616矩阵。输入地址(dzh)的高4位加到行地址(dzh)译码器上，从16行存储单元中选出要读的一行。输入地址(dzh)的低4位加到列地址(dzh)译码器上，再从选中的一行存储单元中选出要读的一位。浮置栅上注入了电荷的SIMOS管相当于写入了1，未注入电荷的相当与存入了0。出厂时，全部单元存“1”。
11、第16页/共55页第十六页，共55页。2023/2/7(8-17)3)EPROM实例(shl)介绍（2716）结构(jigu)及引脚.A0A1A2A3行地址(dzh)译码器行地址缓冲器列地址译码器列地址缓冲器读出放大器输出缓冲器片选,功耗降低和编程逻辑CS_PD/PGMVppA4A5A6A7A8A9A10D7D6D5D4D3D2D1D0第17页/共55页第十七页，共55页。2023/2/7(8-18)2716 2716 2716 2716的工作的工作的工作的工作(gngzu)(gngzu)(gngzu)(gngzu)方式方式方式方式out第18页/共55页第十八页，共55页。2023/2/7(
12、8-19)EEPROMEEPROMEEPROMEEPROM浮栅隧道氧化(ynghu)层MOS管（Floating gate Tunnel Oxide,简称Flotox）Flotox管 与SIMOS管相似，它也属于N沟道增强型的MOS管，并且有两个栅极控制栅GC和浮置栅Gf。所不同的是Flotox管的浮置栅与漏区之间有一个氧化(ynghu)层极薄的区域。这个区域称为隧道区。虽然用紫外线擦除的EPROM具备了可擦除重写的功能，但擦除操作复杂，擦除速度慢。为了克服这些缺点，又研制(ynzh)出了用电可擦的可编程ROM。第19页/共55页第十九页，共55页。2023/2/7(8-20)当隧道区的电场强
13、度(qingd)大到一定的时候，便在漏区和浮置栅之间出现导电隧道，电子可以双向通过，形成电流。这种现象称为隧道效应。为了提高擦、写的可靠性，并保护隧道区超薄氧化层，在EEPROM的存储单元中除Flotox管外还附加了一个选通管，如图7.2.11 所示。根据Flotox管的浮置栅上是否存有电荷(dinh)来区分单元的1或0状态。EEPROM在出厂时各存储单元(cn ch dn yun)均为1状态。第20页/共55页第二十页，共55页。2023/2/7(8-21)图图7.2.12 E2 PROM7.2.12 E2 PROM存储单元存储单元(cn ch dn yun)(cn ch dn yun)的三
14、的三种工作状态（种工作状态（a a）读出状态）读出状态 （b b）擦除（写）擦除（写1 1）状态）状态 （c c）写入（写）写入（写0 0）状态）状态在读出状态下，GC上加3V电压(diny)，字线Wi给出5V的正常高电平，如图 7.2.12(a)所示。这时选通管 T2导通，如果 Floatox管的浮置栅上充有负电荷，则 T1截止，Bi上读出1。在擦除状态(zhungti)下，Flotox管的控制栅GC上加20V左右、宽度约10ms的脉冲电压，漏区接0电平。这时经GC-Gi间电容和Gi-漏区电容分压在隧道区产生强电场，吸引漏区的电子通过隧道区到达浮置栅，形成存储电荷，使Flotox管的开启电压
15、提高到7V以上，成为高开启电压管（表示写了1）。读出时GC上的电压只有3V，Flotox管不会导通。第21页/共55页第二十一页，共55页。2023/2/7(8-22)在写入状态下，应使写入 0的那些存储单元(cn ch dn yun)的Flotox管浮置栅放电。为此，在写入 0时令控制栅 GC为0电平，同时在字线 Wi和位线Bi上加20V左右、宽度约 10ms的脉冲电压。这时浮置栅上的存储电荷将通过隧道区放电，使Flotox管的开启电压降为 0V左右，成为低开启电压管（表示写了0）。读出时，GC上加3V电压，Flotox管为导通状态。EEPROM是按字节写入或擦除的。虽然(surn)EEPR
16、OM改用电压信号擦除了，但由于擦除和写入时需要加高压脉冲，而且擦、写的时间仍叫长，所以在系统正常工作状态下，EEPROM仍然只能工作在它的读出状态，作 ROM使用。3、快闪存储器（Flash Memory）从上面对EEPROM的介绍中可以(ky)看出，为了提高擦除和写入的可靠性，EEPROM的存储单元用了两只MOS管。这无疑将限制了EEPROM的集成度的进一步提高。快闪存储器采用了类似于EPROM的单管叠栅结构的存储单元，制成了新一代用电可擦可编程ROM。第22页/共55页第二十二页，共55页。2023/2/7(8-23)快闪存储器既吸收了EPROM结构简单(jindn)、编程可靠的优点，又保
17、留了EEPROM用隧道效应擦除的快捷性，而且集程度可以作得很高。图图7.2.13 7.2.13 快闪存储器中的叠栅快闪存储器中的叠栅MOSMOS管管 快闪存储器中的叠栅快闪存储器中的叠栅MOSMOS管的结构与管的结构与EPROMEPROM中的中的SIMOSSIMOS管极为相似管极为相似(xin s)(xin s)，两者最大的区别是浮置栅与，两者最大的区别是浮置栅与衬低间氧化层的厚度。在衬低间氧化层的厚度。在EPROMEPROM中这个氧化层的厚度一般中这个氧化层的厚度一般为为3040mm3040mm，而在，而在第23页/共55页第二十三页，共55页。2023/2/7(8-24)闪存储器中仅为10
18、15mm。而且浮置栅与源区重叠的部分是由源区的横向扩散形成的，面积极小，因而(yn r)浮置栅-源区间的电容要比浮置栅-控制栅间的电容小得多。当控制栅和源极间加上电压时，大部分电压都将降在浮置栅与源极之间的电容上。这有利于提高擦、写速度。快闪存储器的存储单元就是用这样一只管子组成的。在读出状态下，字线给出5V的逻辑高电平，存储单元公共端VSS为0电平。如果浮置栅上没有充电(chng din)，则叠栅MOS管导通，位线上输出低电平；如果浮置栅上充有负电荷，则叠栅MOS管截止，位线上输出高电平。第24页/共55页第二十四页，共55页。2023/2/7(8-25)快闪存储器的写入方法和EPROM相同
19、，即利用雪崩注入的方法使浮置栅充电。在写入状态下，叠栅MOS管的漏极经位线接至一个较高的正电压（一般为6V），VSS接0电平，同时在控制栅加一个幅度12V左右、宽度(kund)约10S的正脉冲。这时D-S间将发生雪崩击穿，一部分速度高的电子便穿过氧化层到达浮置栅，形成浮置栅充电电荷。浮置栅充电后，叠栅MOS管的开启电压为7V以上，字线为正常电平时不会导通。快闪存储器的擦除操作是利用隧道(sudo)效应进行的，在这一点上又类似于EEPROM写入0时的操作。在擦除状态下，令控制栅处于0电平，同时在源极VSS加入幅度为12V左右、宽度约100ms的正脉冲。这时在浮置栅与源区间极小的重叠部分产生隧道(
20、sudo)效应，使浮置栅上的电荷经隧道(sudo)区释放。浮置栅放电后，叠栅MOS管的开启电压在2V以下，在它的控制栅上加5V的电压时一定会导通。由于(yuy)片内所有叠栅 MOS管的源极是连在一起的，所以全部存储单元同时被擦除。这也是它不同于EEPROM的一个特点。第25页/共55页第二十五页，共55页。2023/2/7(8-26)7.3 7.3 读写存储器读写存储器读写存储器读写存储器(RAM)(RAM)读写存储器又称随机存取存储器。读写存储器的特点是：在工作过程中，既可从存储器的任意单元读出信息，又可以把外界信息写入任意单元，因此(ync)它被称为随机存取存储器，简称 RAM。Rando
21、m Access Memory.RAM 按功能可分为(fn wi)静态、动态两类；RAM 按所用器件(qjin)又可分为双极型和 MOS型两种。为了便于连接成为小系统，它的输出都采用三态方式，由片选端控制。第26页/共55页第二十六页，共55页。2023/2/7(8-27)一、SRAM的结构(jigu)和工作原理7.3.1静态(jngti)随机存储器(SRAM)第27页/共55页第二十七页，共55页。2023/2/7(8-28)图图7.3.2 1024 7.3.2 1024 4 4位位RAMRAM（21142114）的结构）的结构(jigu)(jigu)框图框图第28页/共55页第二十八页，共
22、55页。2023/2/7(8-29)二、静态(jngti)存储单元WiDD符号图图7.3.3 7.3.3 六管六管NMOSNMOS静态静态(jngti)(jngti)存储单元存储单元第29页/共55页第二十九页，共55页。2023/2/7(8-30)介绍基本(jbn)存储单元的工作原理:VCCWiDDI/OR/W123T2T3T4T5T6QQT1字线数据线数据线VCCT2T1T3T4 由增强型 NMOS管T1和 T2、T3和T4 构成一个(y)基本 R-S触发器，它是存储信息(xnx)的基本单元。第30页/共55页第三十页，共55页。2023/2/7(8-31)VCCWiDDI/OR/W123
23、T2T3T4T5T6QQT1字线数据线数据线 T5和T6是门控管，由字线Wi控制(kngzh)其导通或截止：Wi1，否则(fuz)就截止。T5T6两管导通；门控管T5和T6导通时可以(ky)进行“读”或“写”的操作：第31页/共55页第三十一页，共55页。2023/2/7(8-32)VCCWiDDI/OR/W123T2T3T4T5T6T1字线数据线数据线 R/W的控制作用：=0时，R/W而门2处于(chy)高阻状态，0 三态门1、3接通(ji tn)，00 使 I/O 信号得以(dy)经过门1、3送到数据线上，以便写入。第32页/共55页第三十二页，共55页。2023/2/7(8-33)VCC
24、WiDDI/OR/W123T2T3T4T5T6T1字线数据线数据线 R/W的控制作用：R/W 1 时，门1、3处于(chy)高阻状态，1门2接通(ji tn)，1将数据线上电位(din wi)送到 I/O，以便读出。1第33页/共55页第三十三页，共55页。2023/2/7(8-34)7.3.2动态随机存储器(DRAM)静态RAM存储单元所用的管子多，功耗大，集成度受到限制，为了克服这些缺点，人们研制了动态RAM。动态RAM存储数据的原理是基于MOS管栅极电容存储效应。由于漏极电流(dinli)的存在，电容上存储的数据不能长久保存，因此必须定期给电容补充电荷，以避免存储数据的丢失，这种操作称为
25、再生或刷新。一、DRAM存储单元电路(dinl)（四管、三管和单管三种）1、三管动态MOS存储单元(cn ch dn yun)电路第34页/共55页第三十四页，共55页。2023/2/7(8-35)在三管动态MOS存储单元(cn ch dn yun)电路中，信号以电荷形式存储在T2管的栅极电容C之中。电容上的电压VC控制着T2的开关状态，给出位线上的高、低电平。控制读和写的字线和位线是分开的。读的字选线控制着T3管的开关状态，写的字选线控制着T1管的开关状态。T4是同一列存储单元(cn ch dn yun)公用的预充电MOS管。进行读操作(cozu)时，首先将读位线预充到高电平，然后令读字线为
26、高电平，使T3管导通。如果C上充有正电荷，而且VC大于T2的开启电压，则T2管导通，读位线上的电容CB经T3和T2放电，使位线输出低电平。如果C上没有充电，则T2截止，CB没有放电通路，位线维持预充的高电平。位线的高、低电平经读出放大器反相放大后送到输出端，即读出的数据。第35页/共55页第三十五页，共55页。2023/2/7(8-36)进行写操作时，令写字线为高电平，于是(ysh)T1管导通，输入的数据加到写位线上，通过T1与T2管的栅极电容C接通，于是(ysh)便将输入的高、低电平信号存储到C上面。在读出时位线上的电压信号与电容C上的电压信号相位相反(xingfn)，而在写入时位线上的电压
27、信号与C上的电压信号同相。为了周期性地对存储单元刷新，必须先将C上存储的电压信号读出，反相后再重新写入。2、单管动态MOS存储单元(cn ch dn yun)电路第36页/共55页第三十六页，共55页。2023/2/7(8-37)单管动态MOS存储单元(cn ch dn yun)电路由一只N沟道增强型MOS管T和一个电容CS组成。在进行写操作时，字线给出高电平，使T导通，位线上的数据便经过(jnggu)T被存入CS中。在进行读操作时，字线同样应给出高电平，并使T导通。这时CS经T向位线上的电容CB提供电荷(dinh)，使位线获得读出的信号电平。设CS上原来存有电荷(dinh)，电压VCS为高电
28、平，而位线电位VB=0，则执行读操作以后位线电平将上升为因为在实际的存储电路中位线上总是同时接有很多存储单元，使CB CS，所以位线上读出的电压信号很小。第37页/共55页第三十七页，共55页。2023/2/7(8-38)例如读出操作前VCS=5V，CS/CB=1/50，则位线上的读出信号将仅有0.1V。而且在读出以后CS上的电压也只剩下0.1V，所以(suy)这是一种破坏性读出。因此，需要在DRAM中设置灵敏的读出放大器，一方面将读出信号加以放大，另一方面将存储单元里原来存储的信号恢复。二、灵敏(ln mn)恢复/读出放大器DRAM中的单管动态存储单元也是按行、列排成矩阵式结构(jigu)的
29、，并且在每根位线上接有灵敏恢复/读出放大器。第38页/共55页第三十八页，共55页。2023/2/7(8-39)灵敏恢复/读出放大器包含(bohn)一个由T1T4组成的锁存器和三个控制管 T 5、T 6 和T7 放大器的一个输出端与位线 B和存储单元相连，另一输出端接至一个虚单元上。虚单元的存储电容CF上存入一个介于高、低电平之间的参考电平VR.图图7.3.10 7.3.10 灵敏灵敏(ln mn)(ln mn)恢复恢复/读出放大器的读出过程读出放大器的读出过程 （a a）读出）读出0 0的情况的情况 （b b）读出）读出1 1的情况的情况 读出过程(guchng)是在一组顺序产生的时钟信号控
30、制下进行的。首先R、F给出正脉冲，使T 5、T 6 和T7 导通，位线B、B和CF均被充电至VR。当字线选通脉冲W到达后，存储单元的开关管T S和虚单元的开关管TF同时都导通。如果CS上没有存储电荷，则CB经TS向CS放电，vCs上升，而位线 B的电位逐渐下降。当时钟信号S到达后，位线B和B间的电位差被T1和T3组成的正反馈电路放大。最后L脉冲使T2和T4导通，将B提升至高电平，而 B降为低电平。w消失后，CS恢复0.第39页/共55页第三十九页，共55页。2023/2/7(8-40)三、DRAM的总体(zngt)结构第40页/共55页第四十页，共55页。2023/2/7(8-41)7.4存储
31、器容量(rngling)的扩展123456789181716151413121110A2A1A0A3A4A5A6A7A8A9CSGNDVCCD3D2D1D0R/WRAM 2114 管脚图2345678910232221201918171615A0A1D0A3A4A5A6A9A10CSGNDVCCD3D2D1D4RAM 6116 管脚图A2A711112141324A8D5D6D7RDWR第41页/共55页第四十一页，共55页。2023/2/7(8-42)7.4.1.扩大(kud)RAM(如2114)的位数A9A0R/WCSD1D3D2D0A9A0R/WCSD1D3D2D0.2114(1)211
32、4(2).A0A9D7D6D5D4D1D3D2D0CSR/W控制端当然(dngrn)应该连接好用两片2114(1024 4)构成(guchng)1024 8 只要把各片地址线对应连接在一起，要达到这个目的方法很简单，而数据线并联使用即可，示范接线如下图：第42页/共55页第四十二页，共55页。2023/2/7(8-43)7.4.2.增加(zngji)RAM(如 2114)的字数思路(sl)：(1).访问4096个单元(dnyun)，必然有 12 根地址线；(2).访问 RAM2114，只需 10 根地址线，尚余 2根地址线；(3).设法用剩余的 2根地址线去控制4个2114的片选端。通过用10
33、244(4片2114)构成40964为例，介绍 解决这类问题的办法。第43页/共55页第四十三页，共55页。2023/2/7(8-44)D3D2D1D0CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D32114(1)2114(2)2114(3)2114(4)R/WY02 4译码器A11A10Y3A9A0用四片 RAM 2114 构成(guchng)4096 4 的存储容量第44页/共55页第四十四页，共55页。2023/2/7(8-45)A11A10选中片序号 对应的存储单元 0 0 1 1 1 0 0 12
34、114(1)2114(2)2114(3)2114(4)0000 10231024 20472048 30713072 4095CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D32114(1)2114(2)2114(3)2114(4)第45页/共55页第四十五页，共55页。2023/2/7(8-46)7.57.5用存储器实现组合逻辑用存储器实现组合逻辑用存储器实现组合逻辑用存储器实现组合逻辑(lu j)(lu j)函数函数函数函数 由ROM的电路结构图可以看出,它的译码器输出包含了输入变量全部的最小项,而每一位
35、数据输出又都是若干个最小项之和,因而任何形式的组合(zh)逻辑函数均能通过向ROM中写入相应的数据来实现。000101111111111000000001地 址A1A0D3D2D1D0内 容例如，左表是一个ROM的数据表。如果(rgu)将地址输入A1和A0视为输入变量B和A，把输出数据D3、D2、D1 和D0视为输出变量Y3、Y2、Y1和 Y0，则该ROM就实现了一组两变量的多输出组合逻辑函数。Y3=BA，Y2=BA+BAY1=BA+BA，Y0=BA+BA+BA第46页/共55页第四十六页，共55页。2023/2/7(8-47)例7.5.1 试用ROM设计(shj)一个八段字符显示译码器,其真
36、值表由表7.5.2给出。解：由给定(i dn)的真值表可见，应取输入地址为4位，输出数据为8位的（168位）的ROM来实现。图中以接入二极管表示(biosh)存入0，未接入二极管表示(biosh)存入1。第47页/共55页第四十七页，共55页。2023/2/7(8-48)例7.5.2 试用ROM产生(chnshng)如下的一组多输出逻辑函数解:将表达式化为最小项之和的形式(xngsh)得Y1=ABC+ABCY2=ABCD+BCD+ABCDY3=ABCD+ABCDY4=ABCD+ABCDY1=ABCD+ABCD+ABCD+ABCDY2=ABCD+ABCD+ABCD+ABCDY3=ABCD+ABC
37、DY4=ABCD+ABCD第48页/共55页第四十八页，共55页。2023/2/7(8-49)取有4位地址输入、4位数据输出的164位ROM，将A、B、C、D 4个输入变量分别(fnbi)接至地址输入端A3、A2、A1、A0，按照逻辑函数的要求存入相应的数据，即可在数据输出端D3、D2、D1、D0得到Y4、Y3、Y2、Y1。因为每个输入地址对应一个A、B、C、D的最小项，并使地址译码器的一条输出线为1，而每一位数据输出是若干字线输出的逻辑或，故可按以上逻辑式列出ROM存储矩阵(j zhn)内应存入的数据表（P380）。在使用EPROM实现时，只要按数据(shj)表将所有的数据(shj)写入对应
38、地址单元即可。在使用PROM或掩模ROM时，还可以根据数据表画出存储矩阵的结点连接图。第49页/共55页第四十九页，共55页。2023/2/7(8-50)图图7.5.2 7.5.2 例例7.5.27.5.2的的ROMROM点阵图点阵图第50页/共55页第五十页，共55页。2023/2/7(8-51)2.ROM 在波形发生器中的应用(yngyng)ROMD/A计数器CP计数脉冲送示波器34A1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963第51页/共55页第五十一页，共55页。202
39、3/2/7(8-52)tuo0ROMD/A计数器CP计数脉冲送示波器34uoA1A2A0D3D2D1D0D/A0100000000000111111111110000000000000000000000111111111112481296324812963第52页/共55页第五十二页，共55页。2023/2/7(8-53)习 题7.1，7.2，7.3 ,7.4 ,7.9 ,7.12第53页/共55页第五十三页，共55页。2023/2/7(8-54)第54页/共55页第五十四页，共55页。2023/2/7阜师院数科院(8-55)感谢您的观看(gunkn)！第55页/共55页第五十五页，共55页。