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1、verilog数字系统设计教程习题答案_verilog数字系统设计教程习题答案verilog数字系统设计教程习题答案verilog数字系统设计教程习题答案第二章1.VerilogHDL既是一种行为描绘语言，也是一种构造描绘语言。假如根据一定的规则和风格编写代码，就能够将功能行为模块通过工具自动转化为门级互联的构造模块。这意味着利用Verilog语言所提供的功能，就能够构造一个模块间的明晰构造来描绘复杂的大型设计，并对所需的逻辑电路进行严格的设计。2.模块的基本构造由关键词module和endmodule构成。3.一个复杂电路系统的完好VerilogHDL模型是由若干个VerilogHDL模块构
2、成的，每一个模块又能够由若干个子模块构成。其中有些模块需要综合成详细电路，而有些模块只是与用户所设计的模块交互的现存电路或鼓励信号源。利用VerilogHDL语言构造所提供的这种功能就能够构造一个模块间的明晰层次构造来描绘极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。4.VerilogHDL和VHDL作为描绘硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的构造和行为、支持逻辑设计中层次与领域的描绘、可借用高级语言的精巧构造来简化电路的描绘、具有电路仿真与验证机制以保证设计的正确性、支持电路描绘由高层到低层的综合转换、硬件描绘与实现工艺无关有关工艺参数可通过语言提供的属
3、性包括进去、便于文档管理、易于理解和设计重用。5.不是6.将用行为和功能层次表达的电子系统转换为低层次的便于详细实现的模块组合装配的经过。7.综合工具能够把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的DesignCompile是作为一个综合的工业标准，它还有另外一个产品叫BehaviorCompiler，能够提供更高级的综合。另外近期美国又出了一个软件叫Ambit，据讲比Synopsys的软件更有效，能够综合50万门的电路，速度更快。今年初Ambit被Cadence公司收购，为此Cadence放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公
4、司又开发了用于FPGA设计的综合软件，比拟有名的有：Synopsys的FPGAExpress，Cadence的Synplity，Mentor的Leonardo，这三家的FPGA综合软件占了市场的绝大部分。8.整个综合经过就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描绘，根据给定的硬件构造组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描绘网表文件。用于适配，适配将由综合器产生的网表文件配置于指定的目的器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。verilog数字系统设计教程习题答案verilog数字系统设计教程习题答案9.在
5、FPGA设计中，仿真一般分为功能仿真前仿真和时序仿真后仿真。功能仿真又叫逻辑仿真，是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证；而时序仿真是在布局布线后进行，它与特定的器件有关，又包含了器件和布线的延时信息，主要验证程序在目的器件中的时序关系。在有些开发环境中，如XilinxISE中，除了上述的两种基本仿真外，还包括综合后仿真，转换post-translate仿真，映射后post-map仿真等，这样做完每一步都可进行仿真验证，进而保证设计的正确性。10.仿真的三个阶段：1行为仿真：目的是验证系统的数学模型和行为能否正确，对系统的描绘的抽象程度较高。在行为仿真时，VHDL
6、的语法语句都能够执行。2RTL仿真：目的是使被仿真模块符合逻辑综合工具的要求，使其能生成门级逻辑电路。在RTL仿真时，不能使用VHDL中一些不可综合和难以综合的语句和数据类型。该级仿真不考虑惯性延时，但要仿真传输延时。3门级仿真：门级电路的仿真主要是验证系统的工作速度，惯性延时仅仅是仿真的时候有用在综合的时候将被忽略。11.I/O声明模块的端口声明了模块的输入输出端口，其格式如下：Module模块名端口1，端口2，端口3，端口4,;I/O讲明的格式如下：输入口：input端口名1，端口名2，端口名i；/共有i个输入口输出口：output端口名1，端口名2，端口名j；/共有j个输出口I/O讲明可
7、以以写在端口声明语句里，其格式如下：modulemodule_nameinputport1,inputport2,outputport1,outputport212.一个模块能够在另外一个模块中被引用，这样就建立了描绘的层次。模块实例化语句形式如下：module_nameinstance_name(port_associations);信号端口能够通过位置或名称关联；但是关联方式不能够混合使用。端口关联形式如下：port_expr/通过位置。.PortName(port_expr)/通过名称。例1：.moduleandC，A，B；inputA，B；outputC；verilog数字系统设计教程
8、习题答案verilog数字系统设计教程习题答案.andA1(T3,A,B);/实例化时采用位置关联，T3对应输出端口C，A对应A，B对应B。andA2/实例化时采用名字关联，.C是and器件的端口，其与信号T3相连.CT3，.AA，.BB；13.如always#50clock=clock;/产生一个不断重复的周期为100个的时钟信号clock。14.always产生的15.initial和always的区别是always语句不断地重复执行，initial语句则只执行一次。假如想在initial屡次执行一条语句。可在initial里嵌套其他语句16.任何数字逻辑电路都能够只由3类基本门组成：AND、OR和NOT。事实上，任何数字逻辑电路都能够由NAND门或NOR门构成，每个NAND或NOR门包含4个晶体管。这些基础门由多种技术的SSI芯片提供，最主流的技术就是晶体管晶体管逻辑TTL。从20世纪60年代到70年代，这些TTL芯片是数字设计的核心。而多种MSITTL芯片又能够用于实现不同类型的数字逻辑函数，如译码器、加法器、复用器、比拟器及其他逻辑函数。参考3题