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1、第四阶段实验第四阶段实验ISPISP器件的设计与应用器件的设计与应用一、实验目的一、实验目的二、实验内容与要求二、实验内容与要求三、三、ISPISP器件的开发流程器件的开发流程五、设计举例五、设计举例四、四、EDA Pro2KEDA Pro2K实验系统介绍实验系统介绍ISP器件的设计与应用器件的设计与应用掌握可编程逻辑器件的应用开发技术掌握可编程逻辑器件的应用开发技术 设计输入、编译、仿真和器件编程设计输入、编译、仿真和器件编程 ；熟悉一种熟悉一种EDAEDA软件使用软件使用 ；初步掌握初步掌握VerilogVerilog HDL HDL语言的编程方法；语言的编程方法；掌握层次化的设计方法。掌
2、握层次化的设计方法。一、实验目的一、实验目的练习练习1 1 十进制计数器（举例）十进制计数器（举例）用原理图构成一个有清零和使能功能的十进制计递增用原理图构成一个有清零和使能功能的十进制计递增数器（建议用数器（建议用7416174161宏模块）宏模块）编译和仿真编译和仿真分配引脚并再次进行编译分配引脚并再次进行编译下载下载二、实验内容与要求（共二、实验内容与要求（共4 4周）周）练习练习2 2 大小比较器和大小比较器和6060进制计数器进制计数器输入大小比较器的原理图输入大小比较器的原理图 (见实验四十六图见实验四十六图10.46.1)10.46.1)编译和仿真编译和仿真自己完成自己完成606
3、0进制计数器设计与仿真进制计数器设计与仿真ISP器件的设计与应用器件的设计与应用二、实验内容与要求二、实验内容与要求练习练习3 3 篮球篮球2424秒定时器的设计（举例）秒定时器的设计（举例）实验要求参见实验要求参见 p241p241实验三十三实验三十三(图图8.33.1)8.33.1)用用VerilogVerilog HDL HDL描述描述2424秒定时器的功能秒定时器的功能编译和仿真编译和仿真引脚分配并再次进行编译引脚分配并再次进行编译下载下载练习练习44数字钟电路的设计（自己完成）数字钟电路的设计（自己完成）ISP器件的设计与应用器件的设计与应用基本要求基本要求：（见教材（见教材2892
4、89页，要求自己完成）页，要求自己完成）具有具有“秒秒”、“分分”、“时时”计时功能，小时按计时功能，小时按2424小时制小时制计时。计时。具有校时功能，能够对具有校时功能，能够对“分分”和和“小时小时”进行调整。进行调整。具有整点报时功能。在具有整点报时功能。在5959分分5151秒、秒、5353秒、秒、5555秒、秒、5757秒发出秒发出低音低音512Hz512Hz信号，在信号，在5959分分5959秒时发出一次高音秒时发出一次高音1024Hz1024Hz信号，信号，音响持续音响持续1 1秒钟，在秒钟，在1000Hz1000Hz音响结束时刻为整点。音响结束时刻为整点。外电路提供外电路提供3
5、 3路时钟信号（路时钟信号（2048Hz/1024Hz/1Hz2048Hz/1024Hz/1Hz）和译码显和译码显示电路。示电路。选做内容选做内容：小时改为小时改为1212进制，即由进制，即由112112。闹钟闹钟数字钟电路设计（实验五十一）数字钟电路设计（实验五十一）三、三、ISPISP器件的开发流程器件的开发流程四、四、EDA Pro2KEDA Pro2K实验系统介绍实验系统介绍o可用资源可用资源n8 8个数码显示（含个数码显示（含84218421译码）译码）o可显示可显示0 09 9，A AF Fn8 8个个LEDLED发光管显示发光管显示n1 1个带驱动的小型扬声器（蜂鸣器）个带驱动的
6、小型扬声器（蜂鸣器）n8 8个按键个按键n4 4组时钟源组时钟源可用资源使用方法可用资源使用方法引脚分配（锁定）引脚分配（锁定）资源名称资源名称引脚名称引脚名称引脚号引脚号功能功能说明说明CLK0CLK01/4/16/64/1024/4096/163841/4/16/64/1024/4096/16384/65536/12M/24M/48M/65536/12M/24M/48M 1/2/81/2/8 CLK1CLK1CLK2CLK2CLK3CLK33 35 56 67 71024/4096/327681024/4096/32768 12M/24M/48M12M/24M/48M D8/D7/D6/D
7、5D8/D7/D6/D5 81/80/79/7881/80/79/78 红红/黄黄/绿绿/绿绿 D4/D3/D2/D1D4/D3/D2/D1 73/72/71/7073/72/71/70绿绿/绿绿/黄黄/红红 LED蜂鸣器蜂鸣器时钟时钟SPKSPK8383资源资源引脚名称引脚名称引脚号引脚号模式二模式二 K8/K7/K6/K5K8/K7/K6/K5 19/18/17/1619/18/17/16 2ms2ms脉冲脉冲 K4/K3/K2/K1K4/K3/K2/K1 11/10/9/811/10/9/8 按键按键模式一模式一 模式三模式三 琴琴键电键电平平 乒乓电乒乓电平平 乒乓电乒乓电平平 琴琴键
8、电键电平平 乒乓电乒乓电平平 可用资源使用方法可用资源使用方法引脚分配（锁定）引脚分配（锁定）资源资源引脚名称引脚名称引脚号引脚号38/39/47/4838/39/47/48 30/35/36/3730/35/36/37 SM8_ B0/B1/B2/B3SM8_ B0/B1/B2/B365/66/67/6865/66/67/68 60/61/62/6460/61/62/64 53/54/58/5953/54/58/59 49/50/51/5249/50/51/52 25/27/28/2925/27/28/29 21/22/23/2421/22/23/24 数码管数码管8 数码管数码管7 数码管
9、数码管6 数码管数码管5 数码管数码管4 数码管数码管3数码管数码管2 数码管数码管1 SM7_ B0/B1/B2/B3SM7_ B0/B1/B2/B3SM6_ B0/B1/B2/B3SM6_ B0/B1/B2/B3SM5_ B0/B1/B2/B3SM5_ B0/B1/B2/B3SM4_ B0/B1/B2/B3SM4_ B0/B1/B2/B3SM3_ B0/B1/B2/B3SM3_ B0/B1/B2/B3SM2_ B0/B1/B2/B3SM2_ B0/B1/B2/B3SM1_ B0/B1/B2/B3SM1_ B0/B1/B2/B31.1.十进制计数器的原理图设计十进制计数器的原理图设计进入进入
10、MAXMAXPLUSIIPLUSII软件，点击软件，点击 ，新建一个原理图文件，新建一个原理图文件（选（选Graphic Editor fileGraphic Editor file），），按下页图输入原理图；按下页图输入原理图；双击空白处，输入双击空白处，输入7416174161，回车，点击左键，放元件；，回车，点击左键，放元件；重复上述操作，放元件与非门重复上述操作，放元件与非门（NAND2NAND2）、参考地参考地（GNDGND）、输入输入/输出引脚输出引脚（INPUT/OUTPUTINPUT/OUTPUT）；双击引脚名称处，更改引脚名称双击引脚名称处，更改引脚名称；选择所用器件：选择所
11、用器件：Assign/Device-Assign/Device-选选FLEX10KFLEX10K系列系列EPF10K10LC84-4EPF10K10LC84-4；存盘。存盘。注意：必须存在某一个文件夹中。注意：必须存在某一个文件夹中。A.A.输入原理图文件：输入原理图文件：五、设计举例五、设计举例1.1.十进制计数器的原理图设计十进制计数器的原理图设计B.B.编译原理图文件：编译原理图文件：将当前的原理图文件设置成为当前的工程：选将当前的原理图文件设置成为当前的工程：选File/Project/Set Project to Current File(File/Project/Set Proje
12、ct to Current File(或按或按Ctrl+Shift+J)Ctrl+Shift+J)；编译当前工程中的所有文件：编译当前工程中的所有文件：MAX+plus II/compilerMAX+plus II/compiler；点击点击StartStart按钮，开始编译。按钮，开始编译。1.1.十进制计数器的原理图设计十进制计数器的原理图设计C.C.对设计进行仿真：对设计进行仿真：新建一个波形文件：点击新建一个波形文件：点击 ，选择波形编辑器，选择波形编辑器；1.1.十进制计数器的原理图设计十进制计数器的原理图设计点击点击OKOK按钮，进入波形编辑器；按钮，进入波形编辑器；C.C.对设计
13、进行仿真：对设计进行仿真：1.1.十进制计数器的原理图设计十进制计数器的原理图设计从网表中加入输入、输出信号节点到当前的文件：选从网表中加入输入、输出信号节点到当前的文件：选Node/Enter Nodes from SNFNode/Enter Nodes from SNF；(1)点击点击List，列出所有信号，列出所有信号(2)点击点击，选出需要，选出需要的输入、输出信号的输入、输出信号(3)点击点击OK，确定，确定C.C.对设计进行仿真：对设计进行仿真：1.1.十进制计数器的原理图设计十进制计数器的原理图设计选择栅格尺寸：选选择栅格尺寸：选Options/Grid sizeOptions/
14、Grid size；将选定信号的值设为将选定信号的值设为0设定仿真时间长度：选设定仿真时间长度：选File/End time(File/End time(此处设定为此处设定为30us)30us)；利用左边的快捷图标，编辑输入（节点）信号的波形利用左边的快捷图标，编辑输入（节点）信号的波形；将选定信号的值设为将选定信号的值设为1任意值任意值x高阻值高阻值z对选中的信号取反对选中的信号取反设定计数器的时钟信号设定计数器的时钟信号clk设定总线信号设定总线信号C.C.对设计进行仿真：对设计进行仿真：1.1.十进制计数器的原理图设计十进制计数器的原理图设计可参考下图设定输入信号：可参考下图设定输入信号
15、：选用默认的文件名存盘；选用默认的文件名存盘；仿真：仿真：选选MAX+plus II/Simulator,MAX+plus II/Simulator,在弹出的对话框中点在弹出的对话框中点击击StartStart开始仿真，再点击开始仿真，再点击Open SCFOpen SCF，可看到仿真波形。可看到仿真波形。C.C.对设计进行仿真：对设计进行仿真：按住按住shiftshift键，选中键，选中QDQD、QCQC、QBQB、QA4QA4个信个信号，然后点击右键，选号，然后点击右键，选Enter GroupEnter Group，输输入总线名称入总线名称Q3.0Q3.0，可以看到以总线形式可以看到以总
16、线形式显示的波形。显示的波形。1.1.十进制计数器的原理图设计十进制计数器的原理图设计D.D.分配输入、输出信号在器件上的引脚号：分配输入、输出信号在器件上的引脚号：1.1.十进制计数器的原理图设计十进制计数器的原理图设计选选MAX+plus II/MAX+plus II/FloorplanFloorplan Editor Editor，进入版图编辑环境；进入版图编辑环境；选选Layout/Device ViewLayout/Device View，得到芯片的引脚图；得到芯片的引脚图；D.D.分配输入、输出信号在器件上的引脚号：分配输入、输出信号在器件上的引脚号：选选Layout/Curren
17、t Assignments Layout/Current Assignments FloorplanFloorplan，以，以当前的引脚分配作为当前的引脚分配作为标准标准 ；根据实验板外接资源进行引脚分配，方法是：选中右上方待分配的引根据实验板外接资源进行引脚分配，方法是：选中右上方待分配的引脚，按住左键并拖放到相应的引脚上去。按脚，按住左键并拖放到相应的引脚上去。按DeleteDelete键，可删除错误的分键，可删除错误的分配。配。D.D.分配输入、输出信号在器件上的引脚号：分配输入、输出信号在器件上的引脚号：引脚分配的结果：引脚分配的结果：CLK CLK 3,CLRN 3,CLRN 8,E
18、N 8,EN 9,9,QA QA21,QB21,QB22,QC22,QC23,QD23,QD24 24；引脚分配完成后，重新编译一次引脚分配完成后，重新编译一次，则分配的引脚生效则分配的引脚生效 （选（选MAX+plus II/CompilerMAX+plus II/Compiler）。）。E.E.对器件进行编程：对器件进行编程：选选MAX+plus II/ProgrammerMAX+plus II/Programmer，弹出编弹出编程对话框；程对话框；检查编程文件名检查编程文件名(t161.sof)(t161.sof)和器件和器件（EPF10K10LC84-4EPF10K10LC84-4）是
19、否正确；是否正确；若正确，接上硬件后，点击若正确，接上硬件后，点击ConfigureConfigure按钮，直接对器件编程。按钮，直接对器件编程。若错误，选若错误，选File/Select Programming FileFile/Select Programming File，重新选编程文件。重新选编程文件。2.2.十进制计数器的十进制计数器的Verilog HDLVerilog HDL设计设计/*/*带有异步清零功能的十进制计数器带有异步清零功能的十进制计数器*/*/module CNT10(nclr,clk,Q)input clk,nclr;output 3:0 Q;reg 3:0 Q;
20、always(posedge clk or negedge nclr)begin if(!nclr)Q=4b000;/clear else if(Q=9)Q=4b000;else Q=Q+1;endendmodule3.3.篮球篮球2424秒定时器的秒定时器的Verilog HDLVerilog HDL设计设计（1 1）具有显示）具有显示24S24S（2424秒）计时功能；秒）计时功能；（2 2）设设置置外外部部操操作作开开关关，控控制制计计时时器器的的直直接接清清零零、启启动和暂停动和暂停/连续功能；连续功能；（3 3）计时器为）计时器为24S24S递减计时器，其计时间隔为递减计时器，其计时
21、间隔为1S1S；（4 4）计计时时器器递递减减计计时时到到零零时时，数数码码显显示示器器不不能能灭灭灯灯，同时发出光电报警信号。同时发出光电报警信号。设计要求：设计要求：VerilogVerilog HDL HDL程序参考下页：程序参考下页：module basketball30(TimerH,TimerL,alarm,clk,nclr,nload,nstop);input clk,nclr,nload,nstop;wire clk,nclr,nload,nstop;output 3:0 TimerH,TimerL;reg 3:0 TimerH,TimerL;output alarm;alwa
22、ys(posedge clk or negedge nclr or negedge nstop or negedge nload)beginif(!nclr)TimerH,TimerL=8h00;/clearelse if(!nload)TimerH,TimerL=8h24;/Load numberelse if(!nstop)TimerH,TimerL=TimerH,TimerL;/stop counterelse if(TimerH,TimerL=8h00)/if Timer=0,hold 0 no_change begin TimerH,TimerL=TimerH,TimerL;ende
23、lse if(TimerL=0)begin TimerH=TimerH-1;TimerL=9;endelse begin TimerH=TimerH;TimerL=TimerL-1;end end assign alarm=(TimerH,TimerL=8h00)&(nclr=1b1)&(nload=1b1);/alarmendmodule在在MAX+plus IIMAX+plus II中实现篮球中实现篮球2424秒注意事项：秒注意事项：（2 2）存盘时，选用）存盘时，选用.v.v作为作为Verilog HDLVerilog HDL的扩展名，且文件的扩展名，且文件名必须与模块名相同；名必须与模
24、块名相同；（1 1）输入）输入Verilog HDLVerilog HDL源程序时，使用文本编辑器源程序时，使用文本编辑器,方法方法如下：如下：进入进入MAXMAXPLUSIIPLUSII软件，点击软件，点击 ，新建一个文本文件，新建一个文本文件（选（选Text Editor fileText Editor file）；）；（3 3）编译、仿真、引脚分配与原理图输入时相同。）编译、仿真、引脚分配与原理图输入时相同。2006-20072006-2007学年第一学期考试安排学年第一学期考试安排考试时间：第考试时间：第2121周星期天（周星期天（1 1月月2121日日）(晚上晚上)：7 7：00-8
25、00-8：3030专专 业业班班 级级考考试课试课程程教室教室编编号号电电子子0405电电子子测试测试与与实验实验西十二西十二S109电电子子0406电电子子测试测试与与实验实验西十二西十二S110电电子子0409电电子子测试测试与与实验实验西十二西十二N109电电子子0410电电子子测试测试与与实验实验西十二西十二N110考试内容考试内容开卷考试开卷考试1.仪器使用仪器使用(特别是示波器、电源的使用特别是示波器、电源的使用)2.实验原理实验原理(模拟电路部分和数字电路部分模拟电路部分和数字电路部分)模拟电路部分：放大电路模拟电路部分：放大电路 数字电路部分：数字电路部分：3.设计题设计题(ISP、MAX+Plus II 使用使用)已知电路的输入、输出波形，用硬件描述语言程序实现（如已知电路的输入、输出波形，用硬件描述语言程序实现（如Verilog程序、程序、VHDL程序、程序、ABEL程序程序）或图形方式设计结果。）或图形方式设计结果。MAX+Plus II 使用使用 预祝大家预祝大家取得好的成绩！取得好的成绩！