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1、2023/1/261第二讲第二讲FPGA/CPLD基本结构及原理基本结构及原理信息与通信学院：谢跃雷信息与通信学院：谢跃雷2023/1/262从电路设计者来说，可将设计好的电路从电路设计者来说，可将设计好的电路“写入写入”芯芯片片(PLD母片），使之成为专用集成电路；有些母片），使之成为专用集成电路；有些PLD可以可以多次多次“编程（逻辑重构）编程（逻辑重构）”，这就特别适合新产品试制，这就特别适合新产品试制或小批量生产。或小批量生产。PLD的编程技术有下列几种工艺。的编程技术有下列几种工艺。一、一、PLD的编程技术的编程技术如何如何“编程编程”？2023/1/263熔丝编程技术熔丝编程技术是
2、用熔丝作为开关元件，这些开关元件平是用熔丝作为开关元件，这些开关元件平时（在未编程时）处于连通状态，加电编程时，在不需时（在未编程时）处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。应器件的逻辑功能。反熔丝编程技术反熔丝编程技术也称熔通编程技术，这类器件是用逆熔也称熔通编程技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处于开路状丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关元件两端加上态，编程时，在需要连接处的逆熔丝开关元件两端加上编程电压，逆熔
3、丝将由高阻抗变为低阻抗，实现两点间编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。逻辑功能。（1）熔丝）熔丝(Fuse)和反熔丝和反熔丝(Anti-fuse)编程技术编程技术2023/1/264熔丝结构熔丝结构2023/1/265反熔丝结构示意反熔丝结构示意Actel的FPGA器件n体积小，集成度高，速度高，易加密，抗干扰，耐高温n只能一次编程，在设计初期阶段不灵活2023/1/266（2）浮栅型电可写紫外线擦除编程技术）浮栅型电可写紫外线擦除编程技术浮栅管相当于一个电子开关，如浮栅管相当
4、于一个电子开关，如N沟浮栅管，当浮沟浮栅管，当浮栅中没有注入电子时，浮栅管导通；当浮栅中注入电子栅中没有注入电子时，浮栅管导通；当浮栅中注入电子后，浮栅管截止。浮栅管的浮栅在原始状态没有电子，后，浮栅管截止。浮栅管的浮栅在原始状态没有电子，如果把源极和衬底接地，且在源如果把源极和衬底接地，且在源-漏极间加电压脉冲产漏极间加电压脉冲产生足够强的电场，使电子加速跃入浮栅中，则使浮栅带生足够强的电场，使电子加速跃入浮栅中，则使浮栅带上负电荷，电压脉冲消除后，浮栅上的电子可以长期保上负电荷，电压脉冲消除后，浮栅上的电子可以长期保留；当浮栅管受到紫外光照射时，浮栅上的电子将流向留；当浮栅管受到紫外光照射
5、时，浮栅上的电子将流向衬底，擦除所记忆的信息，而为重新编程做好准备。衬底，擦除所记忆的信息，而为重新编程做好准备。2023/1/267浮栅型紫外线擦除熔丝结构浮栅型紫外线擦除熔丝结构早期早期PROM器件器件采用此工艺采用此工艺n可反复编程可反复编程n不用每次上电重新不用每次上电重新下载，但相对速度下载，但相对速度慢，功耗较大慢，功耗较大2023/1/268（3）浮栅型电可写电擦除编程技（）浮栅型电可写电擦除编程技（E2PROM）此类器件在此类器件在CMOS管的浮栅与漏极间有一薄氧化层管的浮栅与漏极间有一薄氧化层区，其厚度为区，其厚度为10m15m，可产生隧道效应。编程，可产生隧道效应。编程（写
6、入）时，（写入）时，漏极接地，栅极加漏极接地，栅极加20V的脉冲电压的脉冲电压，衬底，衬底中的电子将通过隧道效应进入浮栅，浮栅管正常工作时中的电子将通过隧道效应进入浮栅，浮栅管正常工作时处于截止状态，脉冲消除后，浮栅上的电子可以长期保处于截止状态，脉冲消除后，浮栅上的电子可以长期保留；若将其留；若将其控制栅极接地，漏极加控制栅极接地，漏极加20V的脉冲电压的脉冲电压，浮，浮栅上的电子又将通过隧道效应返回衬底，则使该管正常栅上的电子又将通过隧道效应返回衬底，则使该管正常工作时处于导通状态，达到对该管擦除的目的。工作时处于导通状态，达到对该管擦除的目的。编程和编程和擦除都是通过在漏极和控制栅极上加
7、入一定幅度和极性擦除都是通过在漏极和控制栅极上加入一定幅度和极性的电脉冲来实现，可由用户在的电脉冲来实现，可由用户在“现场现场”用编程器来完成。用编程器来完成。2023/1/269浮栅型电可擦除熔丝结构浮栅型电可擦除熔丝结构大多数大多数CPLD器器件采用此工艺件采用此工艺n可反复编程可反复编程n不用每次上电重新不用每次上电重新下载，但相对速度下载，但相对速度慢，功耗较大慢，功耗较大2023/1/2610（4）SRAM编程技术编程技术 与浮栅型熔丝结构基本相同。与浮栅型熔丝结构基本相同。SRAM编程技术是编程技术是在在FPGA器件中采用的主要编程工艺之一。器件中采用的主要编程工艺之一。SRAM型
8、的型的FPGA是易失性的，断电后其内部编程数据（构造代码）是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接将丢失，需在外部配接ROM存放存放FPGA的编程数据。的编程数据。n可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构n每次上电需重新下载，实际应用时需外每次上电需重新下载，实际应用时需外挂挂EEPROM用于保存程序用于保存程序2023/1/2611二、复杂可编程逻辑器件（二、复杂可编程逻辑器件（CPLD）的基本原理）的基本原理 现在一般把所有超过某一集成度（如现在一般把所有超过某一集成度（如1000门以上）门以上）的的PLD器件都称为器件都称为CPLD。
9、CPLD由可编程逻辑的功由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连，并增加了属线实现逻辑单元之间的互连，并增加了I/O控制模块控制模块的数量和功能。可以把的数量和功能。可以把CPLD的基本结构看成由的基本结构看成由可编可编程逻辑阵列（程逻辑阵列（LAB）、可编程可编程I/O控制模块和可编程内控制模块和可编程内部连线（部连线（PIA）等三部分组成。）等三部分组成。2023/1/2612LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模块控制模块PI
10、AMAX7123的结构的结构2023/1/26131可编程逻辑阵列可编程逻辑阵列（LAB）可编程逻辑阵列又若干个可编程逻辑宏单元可编程逻辑阵列又若干个可编程逻辑宏单元（LogicMacroCell，LMC）组成，）组成，LMC内部主要内部主要包括与阵列、或阵列、可编程触发器和多路选择器等包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。电路，能独立地配置为时序或组合工作方式。2023/1/2614宏单元结构图宏单元结构图2023/1/2615CPLD中与、或门的表示方法中与、或门的表示方法AB C DP(乘积项乘积项)ACDP P=A A C C D DAB
11、 C DF（或项或项）F=A+B+DABD2023/1/2616（1）乘积项共享结构）乘积项共享结构 在在CPLD的宏单元中，如果输出表达式的与项较的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。给其他宏单元使用。2023/1/2617EPM7128E乘积项扩展和并联扩展项的结构图乘积项扩展和并联扩展项的结构图 202
12、3/1/2618（2）多触发器结构）多触发器结构早期可编程器件的每个输出宏单元（早期可编程器件的每个输出宏单元（OLMC）只有）只有一个触发器，而一个触发器，而CPLD的宏单元内通常含两个或两个以上的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余触的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为时序电路。这些不与输出端相连的内部触发
13、器就称为“隐埋隐埋”触发器。这种结构可以不增加引脚数目，而增加触发器。这种结构可以不增加引脚数目，而增加其内部资源。其内部资源。2023/1/2619 （3）异步时钟）异步时钟早期可编程器件只能实现同步时序电路，在早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，网络进行选择。此外，OLMC内触发器的异步清零内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更和异步置位也可以用乘积项进行控制，因而使用更加灵
14、活。加灵活。2023/1/26202可编程可编程I/O单元（单元（IOC）CPLD的的I/O单单元元（Input/OutputCell，IOC），是是内内部部信信号号到到I/O引引脚脚的的接接口口部部分分。根根据据器器件件和和功功能能的的不不同同，各各种种器器件件的的结结构构也也不不相相同同。由由于于阵阵列列型型器器件件通通常常只只有有少少数数几几个个专专用用输输入入端端，大大部部分分端端口口均均为为I/O端端，而而且且系系统统的的输输入入信信号号通通常常需需要要锁锁存存。因因此此I/O常常作为一个独立单元来处理。作为一个独立单元来处理。2023/1/2621 3可编程内部连线（可编程内部连线
15、（PIA）可可编编程程内内部部连连线线的的作作用用是是在在各各逻逻辑辑宏宏单单元元之之间间以以及及逻逻辑辑宏宏单单元元和和I/O单单元元之之间间提提供供互互连连网网络络。各各逻逻辑辑宏宏单单元元通通过过可可编编程程连连线线阵阵列列接接收收来来自自输输入入端端的的信信号号，并并将将宏宏单单元元的的信信号号送送目目的的地地。这这种种互互连连机机制制有有很很大大的的灵灵活活性性，它它允许在不影响引脚分配的情况下改变内部的设计。允许在不影响引脚分配的情况下改变内部的设计。2023/1/2622三、现场可编程门阵列（三、现场可编程门阵列（FPGA）的基本原理）的基本原理 FPGA出出现现在在20世世纪纪
16、80年年代代中中期期，与与阵阵列列型型PLD有有所所不不同同，FPGA由由许许多多独独立立的的可可编编程程逻逻辑辑模模块块组组成成，用用户户可可以以通通过过编编程程将将这这些些模模块块连连接接起起来来实实现现不不同同的的设设计计。FPGA具具有有更更高的集成度、更强的逻辑实现能力和更好的设计灵活性。高的集成度、更强的逻辑实现能力和更好的设计灵活性。FPGA器件具有高密度、高速率、系列化、标准化、小器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。反复编程，并可现
17、场模拟调试验证等特点。2023/1/2623FPGA由由可可编编程程逻逻辑辑块块（CLB）、输输入入/输输出出模模块块（IOB）及及可可编编程程互互连连资资源源（PIR）等等三三种种可可编编程程电电路路和和一一个个SRAM结结构构的的配配置置存存储储单单元元组组成成。CLB是是实实现现逻逻辑辑功功能能的的基基本本单单元元，它它们们通通常常规规则则地地排排列列成成一一个个阵阵列列，散散布布于于整整个个芯芯片片中中；可可编编程程输输入入/输输出出模模块块（IOB）主主要要完完成成芯芯片片上上的的逻逻辑辑与与外外部部引引脚脚的的接接口口，它它通通常常排排列列在在芯芯片片的的四四周周；可可编编程程互互
18、连连资资源源（IR）包包括括各各种种长长度度的的连连线线线线段段和和一一些些可可编编程程连连接接开开关关，它它们们将将各各个个CLB之之间间或或CLB与与IOB之之间间以以及及IOB之之间间连连接接起来，构成特定功能的电路。起来，构成特定功能的电路。2023/1/2624FPGA的基本结构图的基本结构图2023/1/26251可编程逻辑块（可编程逻辑块（CLB）CLB主要由逻辑函数发生器、触发器、数据选择器等电路组主要由逻辑函数发生器、触发器、数据选择器等电路组成。成。逻辑函数发生器主要由查找表逻辑函数发生器主要由查找表LUT(lookuptable)构成构成函数发生器基于查找函数发生器基于查
19、找表单元：表单元：2023/1/2626 3可编程互连资源（可编程互连资源（PIR）PIR由由许许多多金金属属线线段段构构成成，这这些些金金属属线线段段带带有有可可编编程程开开关关，通通过过自自动动布布线线实实现现各各种种电电路路的的连连接接。实实现现FPGA内部的内部的CLB和和CLB之间、之间、CLB和和IOB之间的连接。之间的连接。XC4000系系列列采采用用分分段段互互连连资资源源结结构构，按按相相对对长长度度可分为单长线、双长线和长线等三种。可分为单长线、双长线和长线等三种。2输入输入/输出模块（输出模块（IOB）IOB主主要要由由输输入入触触发发器器、输输入入缓缓冲冲器器和和输输出
20、出触触发发/锁锁存存器器、输输出出缓缓冲冲器器组组成成，每每个个IOB控控制制一一个个引引脚脚，它它们们可被配置为输入、输出或双向可被配置为输入、输出或双向I/O功能。功能。2023/1/2627四、四、CPLD与与FPGA的区别的区别CPLDFPGA内部结构ProducttermLookupTable程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB，锁相环保密性可加密一般不能保密2023/1/2628nFPGAFPGA采采用用SRAMSRAM进进行行功功能能配配置置，可可重重复复编
21、编程程，但但系系统统掉掉电电后后，SRAMSRAM中中的的数数据据丢丢失失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。nFPGAFPGA器件含有丰富的触发器资源，易于实现时序逻辑器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。2023/1/2629nFPGAFPGA为细粒度结构，为细粒度结构，CPLDC
22、PLD为粗粒度结构。为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。nFPGA为非连续式布线，为非连续式布线，CPLD为连续式布线。为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同走的路线不同，因此延时不易控制延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构连续
23、式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。2023/1/2630五、大的五、大的PLD生产厂家生产厂家q最大的PLD供应商之一qFPGA的发明者，最大的PLD供应商之一qISP技术的发明者q提供军品及宇航级产品2023/1/2631Altera 主流芯片1.主流主流CPLD产品：产品：MAXII：新一代PLD器件,0.18umfalsh工艺,2004年底推出,采用FPGA结构,配置芯片集成在内部,和普通PLD一样上电即可工作。容量比上一代大大增加,内部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v
24、或者3.3v内核电压,MAXIIG系列采用1.8v内核电压。早期的CPLD芯片主要有MAX3000、MAX7000系列。MAXII器件家族器件家族FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G逻辑单元逻辑单元(LE)2405701,2702,210等效宏单元等效宏单元（Macrocell）1924409801,700最大用户最大用户IO80160212272内置内置Flash大小大小(bit)8K8K8K8K管脚到管脚延时管脚到管脚延时(ns)3.6-4.53.6-5.53.6-6.03.6-6.52023/1/26322.主流主流FPGA产品产品Alter
25、a的主流FPGA分为两大类,一种侧重低成本应用,容量中等,性能可以满足一般的逻辑设计要求,如Cyclone,CycloneII;还有一种侧重于高性能应用,容量大,性能能满足各类高端应用,如Startix,StratixII等,用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下,优先选择低成本器件。Cyclone（飓风）（飓风）：Altera中等规模FPGA,2003年推出,0.13um工艺,1.5v内核供电,与Stratix结构类似,是一种低成本FPGA系列,是目前主流产品,其配置芯片也改用全新的产品。型号型号（1.5V）逻辑单逻辑单元元锁锁相相环环M4KRAM块块备备注注EP1C3
26、2,910113每块每块RAM为为4Kbit,可以另可以另加加1位奇偶校位奇偶校验位验位EP1C44,000217EP1C65,980220EP1C1212,060252EP1C2020,0602642023/1/2633CycloneII：Cyclone的下一代产品,2005年开始推出,90nm工艺,1.2v内核供电,属于低成本FPGA,性能和Cyclone相当,提供了硬件乘法器单元CycloneII系列概览系列概览特特性性EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70逻辑单元（逻辑单元（LE）4,6088,25618,75233,21650,52868,416M4KR
27、AM块块263652105129250RAM总量总量119,808165,888239,616483,840594,4321,152,000嵌入式嵌入式1818乘乘法器法器1318263586150锁相环（锁相环（PLL）224444最大可用最大可用I/O管脚管脚1421823154754506222023/1/2634Stratix：altera大规模高端FPGA,2002年中期推出,0.13um工艺,1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。1.5v逻辑单元逻辑单元LE512bitRAM块块4KbitRAM块块512KMegaRAM块块DSP块块备注
28、备注EP1S1010570946016每个每个DSP块块可实现可实现4个个9x9乘法乘法/累加器累加器RAM块可块可以另加以另加奇偶校奇偶校验位验位EP1S201846019482210EP1S2525660224138210EP1S3032470295171412EP1S4041250384183414EP1S6057120574292618EP1S8079040767364922EP1S120114140111852012282023/1/2635StratixII:Stratix的下一代产品,2004年中期推出,90um工艺,1.2v内核供电,大容量高性能FPGAStratixII系列概
29、览系列概览功能功能EP2S15EP2S30EP2S60EP2S90EP2S130EP2S180自适应逻辑模块（自适应逻辑模块（ALM）6,24013,55224,17636,38453,01671,760等效逻辑单元等效逻辑单元（LE）15,60033,88060,44090,960132,540179,400M512RAM块块(512bits)104202329488699930M4KRAM块块(4Kbits）78144255408609768M-RAM块块(512K）012469总共总共RAMbits419,3281,369,7282,544,1924,520,4486,747,8409,
30、383,040DSP块（每个块（每个DSP包含包含4个个18x18乘法器）乘法器）121636486396锁相环（锁相环（PLL）6612121212最大可用最大可用I/O管脚管脚3585427028861,1101,1582023/1/2636Xilinx主流芯片1.主流主流CPLD产品：产品：XC9500Flash工艺PLD,常见型号有XC9536，XC9572，XC95144等。型号后两位表示宏单元数量。5v3.3v2.5v宏宏单元元XC9536XC9536XLXC9536XV36XC9572XC9572XLXC9572XV72XC95108XC95108XLXC95108XV108XC
31、95144XC95144XLXC95144XV144XC95288XC95288XLXC95288XV288CoolRunner-II：1.8v低功耗PLD产品，简评：静态功耗很低，性能指标优于XC9500，主要用于用于电池供电系统，但使用者还不是非常广泛1.8v宏宏单元元备注注XC2C3232XC2C6464XC2C128128XC2C256256XC2C384384XC2C5125122023/1/26372.主流主流FPGA产品产品Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性
32、能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。Spartan-3/3L:新一代FPGA产品，结构与VirtexII类似，全球第一款90nm工艺FPGA，1.2v内核，于2003年开始陆续推出。简评：成本低廉，总体性能指标不是很优秀，适合低成本应用场合，是Xilinx未来几年在低端FPGA市场上的主要产品1.2vSlices18x18乘法器乘法器RAM块备 注注XC3S5076844每个每个RAM块容容量是量是18KbitXC3S20019201212XC3S40035841616XC3S100076802424XC3
33、S1500133123232XC3S2000204804040XC3S4000276489696XC3S5000332801041042023/1/2638Spartan-3E：xilinx最新推出的低成本FPGA，基于Spartan-3/3L，对性能和成本进一步优化器器 件件XC 3S100E XC 3S250E XC 3S500E XC 3S1200E XC 3S1600E Logic Cells 2,160 5,508 10,476 19,512 33,192 18x18 Multipliers 4 12 20 28 36 Block RAM Bits 72K 216K 360K 504
34、K 648K Distributed RAM Bits 15K 38K 73K 136K 231K DCMs 2 4 4 8 8 最大差分最大差分 I/O 对 40 68 92 124 156 最大差最大差单端端 I/O 108 172 232 304 376 2023/1/2639Virtex-4:xilinx最新一代高端FPGA产品，包含三个子系列：LX，SX，FX简评：各项指标比上一代VirtexII均有很大提高，获得2005年EDN杂志最佳产品称号，从2005年年底开始，将逐步取代VirtexII，VirtexII-Pro,是未来几年Xilinx在高端FPGA市场中的最重要的产品1.2
35、vSlicesRAM块DSP块备 注注4VLX1561444832每个每个RAM块容量是容量是18Kbit，DSP块可以配置可以配置为1个个18x18乘法器，加法器或乘法器，加法器或累加器累加器4VLX251075272484VLX401843296644VLX6026624160644VLX8035840200804VLX10049152240964VLX16067584288964VLX20089088336962023/1/2640Virtex-II:2002年推出，0.15um工艺，1.5v内核，大规模高端FPGA产品简评：Xilinx比较成功的产品，目前在高端产品中使用广泛，新设计推荐用户转到Virtex-4器件上1.5vSlices18x18乘法器乘法器RAM块备注注XC2V4025644每个每个RAM块容量容量是是18KbitXC2V8051288XC2V25015362424XC2V50030723232XC2V100051204040XC2V150076804848XC2V2000107705656XC2V3000143369696XC2V400023040120120XC2V600033792144144XC2V800046592168168