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1、第五章第五章 同步时序电路的分析同步时序电路的分析5.1 时序电路概述时序电路概述5.2 双稳态元件双稳态元件锁存器和触发器锁存器和触发器5.3 同步时序电路的分析同步时序电路的分析5.1 时序电路概述时序电路概述第四章中，我们介绍了组合电路的逻辑分析与设计。第四章中，我们介绍了组合电路的逻辑分析与设计。组合电路是指电路在任何时刻产生的稳态输出仅仅取组合电路是指电路在任何时刻产生的稳态输出仅仅取决于该时刻输入变量取值组合，而与过去的输入值无关。决于该时刻输入变量取值组合，而与过去的输入值无关。组合电路的特点：组合电路的特点：（1）由逻辑门电路组成，不含任何记忆元件。）由逻辑门电路组成，不含任何
2、记忆元件。（2）信号是单向传输的，不存任何反馈回路。）信号是单向传输的，不存任何反馈回路。时序电路与组合电路有本质上的区别。时序电路在任何时刻时序电路与组合电路有本质上的区别。时序电路在任何时刻产生的稳态输出不仅取决于该时刻电路的输入，而且与过去的输产生的稳态输出不仅取决于该时刻电路的输入，而且与过去的输入所产生的电路状态有关。入所产生的电路状态有关。因此，时序电路必须具有记忆能力，用存储电路保存电路因此，时序电路必须具有记忆能力，用存储电路保存电路状态。所谓时序，是指电路的状态与时间顺序有密切联系，电状态。所谓时序，是指电路的状态与时间顺序有密切联系，电路状态的变化（预定的操作）是按时间顺序
3、逐个进行的。路状态的变化（预定的操作）是按时间顺序逐个进行的。组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路存储电路存储电路存储电路存储电路5.1.1 时序电路的一般结构时序电路的一般结构 从图中可看出，时序电路由组合电路和存储电路两部分构成，从图中可看出，时序电路由组合电路和存储电路两部分构成，通过反馈回路将两部分连成一个整体。站在不同的角度，信号的含通过反馈回路将两部分连成一个整体。站在不同的角度，信号的含义有所不同。义有所不同。组合逻辑电路组合逻辑电路存储电路存储电路存储电路存储电路时序电路的一般结构时序电路的一般结构外部输入外部输入内部输入内部输入外部输出外部输出内部输出内部输出外部
4、输出函数：外部输出函数：外部输出函数：外部输出函数：内部输出（激励）函数：内部输出（激励）函数：内部输出（激励）函数：内部输出（激励）函数：组合逻辑电路组合逻辑电路存储电路存储电路存储电路存储电路时序电路的一般结构时序电路的一般结构存储电路存储电路输出输出存储电路存储电路输入（激输入（激励、控制）励、控制）组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路存储电路存储电路存储电路存储电路时序电路的一般结构时序电路的一般结构从状态的角度看从状态的角度看外部状态外部状态内部状态，即内部状态，即时序电路的状时序电路的状态，简称状态。态，简称状态。对时序电路的研究，就是通过输入的变化规律，找出状态的变化
5、规律，对时序电路的研究，就是通过输入的变化规律，找出状态的变化规律，得到输出的变化规律。一般用现态得到输出的变化规律。一般用现态Q(t)和次态和次态Q(t+1)来描述状态的改变。来描述状态的改变。现态现态Q(t)变化前的状态变化前的状态次态次态Q(t+1)变化后的状态变化后的状态Q(t)Q(t+1)时钟时钟5.1.2 时序电路的分类时序电路的分类组合变换组合变换组合变换组合变换存储电路存储电路存储电路存储电路组合电路组合电路组合电路组合电路控制脉冲：控制脉冲：控制脉冲：控制脉冲：当当当当整整整整个个个个存存存存储储储储电电电电路路路路在在在在一一一一个个个个CPCP控控控控制制制制下下下下工工
6、工工作作作作时时时时，称称称称为为为为同同同同步步步步时时时时序序序序电电电电路路路路，若若若若在在在在两两两两个个个个以以以以上上上上或或或或没没没没有有有有CPCP控控控控制制制制，则则则则称称称称为为为为异异异异步时序电路。步时序电路。步时序电路。步时序电路。输出函数：输出函数：输出函数：输出函数：5.1.3 时序电路的描述方法时序电路的描述方法次态方程次态方程激励方程激励方程输出方程输出方程组合变换组合变换组合变换组合变换存储电路存储电路存储电路存储电路组合电路组合电路组合电路组合电路次态真值表次态真值表输入输入 现态现态次态次态次态卡诺图次态卡诺图次态真值表的卡诺图形式。次态真值表的
7、卡诺图形式。状态表状态表状态转移表的简称，用表格的形式反映现态、输入、状态转移表的简称，用表格的形式反映现态、输入、输出、次态的关系。输出、次态的关系。输入输入X现态现态Q(t)01ABCDBCDADABC次态次态Q(t+1)无外部输出的状态表无外部输出的状态表 输入输入X现态现态Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次态次态Q(t+1)/输出输出ZMealy型型状态表状态表 输入输入X现态现态Q(t)01输出输出ZABCDBCDADABC0001Moore型状态表型状态表次态次态Q(t+1)状态图状态图状态图是状态表的图形表示方式，直观。状态图是状态表的图形表示
8、方式，直观。AB 0/0 Mealy型型现态现态次态次态转换转换条件条件输出输出状态状态转换转换方向方向读图（表）次序：读图（表）次序：现态现态输入输入输出输出次态次态A/0B 0 Moore型型状态状态转换转换方向方向现态现态转换转换条件条件次态次态输出输出读图（表）次序：读图（表）次序：现态现态输出输出输入输入次态次态 输入输入X现态现态Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次态次态Q(t+1)/输出输出ZMealy型型状态表状态表 输入输入X现态现态Q(t)01输出输出ZABCDBCDADABC0001Moore型状态表型状态表次态次态Q(t+1)ACBD0
9、/00/00/00/11/11/01/01/0状态图状态图A/0C/0B/0D/1转换条转换条件的变件的变量形式。量形式。状态图状态图5.2 双稳态元件双稳态元件锁存器和触发器锁存器和触发器双稳态元件是一种具有记忆功能的电子器件，通常指锁存器和触发器。双稳态元件是一种具有记忆功能的电子器件，通常指锁存器和触发器。具有如下特点：具有如下特点：1.有两个互补的输出端有两个互补的输出端 Q 和和2.有有两两个个稳稳定定状状态态。Q=1 称称为为“1”状状态态；Q=0 称称为为“0”状状态。态。当输入信号不发生变化时，输出状态稳定不变。当输入信号不发生变化时，输出状态稳定不变。3.在一定输入信号作用下
10、，可从一个稳定状态转移到另一个在一定输入信号作用下，可从一个稳定状态转移到另一个 稳定状态。稳定状态。4.输入信号作用前的状态称为输入信号作用前的状态称为现态现态，记作：，记作：Qt 输入信号作用后的状态称为输入信号作用后的状态称为次态次态，记作：，记作：Q t+1锁存器和触发器的区别：锁存器和触发器的区别：锁存器利用电平控制数据的输入；锁存器利用电平控制数据的输入；触发器利用脉冲或边沿控制数据的输入。触发器利用脉冲或边沿控制数据的输入。双稳态元件按其数据输入端的名称分为双稳态元件按其数据输入端的名称分为SR型、型、JK型、型、D型和型和T型。型。锁存器和触发器是时序电路中的关键元件，要求掌握
11、其外部特性锁存器和触发器是时序电路中的关键元件，要求掌握其外部特性和逻辑功能和逻辑功能5.2.1 基本基本SR 锁存器（锁存器（SetReset Latch）11Q/Q101由一对非门构成的双稳态电路。由一对非门构成的双稳态电路。有两个稳态。有两个稳态。11Q/Q11Q/Q01但这两个稳态不能受控，需增加输入端。但这两个稳态不能受控，需增加输入端。不允许不允许由或非门构成的由或非门构成的SR锁存器锁存器S RQ /Q0 00 11 01 1保持不变保持不变0 11 00 0功能表功能表 S R Q(t)Q(t+1)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1
12、010011 d d简化次态真值表简化次态真值表S RQ(t+1)0 00 11 01 1Q(t)01 d S R Q(t)Q(t+1)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1010011 d d次态真值表次态真值表SRQ(t)00 01 11 1001Q(t+1)次态卡诺图次态卡诺图次态方程（特性方程、状态方程）次态方程（特性方程、状态方程）SRQ时序图时序图逻辑符号逻辑符号SRQQ状态图（状态图（SR）0 01 1由与非门构成的由与非门构成的SR锁存器。锁存器。11SR基本基本SR锁存器的主要特点：锁存器的主要特点：1.结构简单结构简单 2.具有置具
13、有置0、置、置1和保持功能，和保持功能，状态方程为：状态方程为：存在的问题：存在的问题：1.输入直接影响输出，给应用带来不便，抗干扰能力低。输入直接影响输出，给应用带来不便，抗干扰能力低。2.输入端输入端S、R之间有约束。之间有约束。在实际工作时，常常要求锁存器按照一定的在实际工作时，常常要求锁存器按照一定的时间节拍工作，这就需要增加使能输入端，当使时间节拍工作，这就需要增加使能输入端，当使能输入信号有效时，才允许输入影响输出。能输入信号有效时，才允许输入影响输出。5.2.2 带使能端的带使能端的 SR 锁存器锁存器为加强锁存器的可控性，增加使能端。为加强锁存器的可控性，增加使能端。时序图时序
14、图为为避避免免逻逻辑辑冲冲突突，R和和S不不允允许许同同时时为为1。所所以以，仍仍未未解解决决S、R之间的约束问题。之间的约束问题。当当EN有效时，简化状态方程有效时，简化状态方程逻辑符号逻辑符号SENRQQ5.2.3 D 5.2.3 D（延迟型）锁存器延迟型）锁存器延迟型）锁存器延迟型）锁存器它它它它的的的的结结结结构构构构是是是是在在在在SRSR锁锁锁锁存存存存器器器器的的的的基基基基础础础础上上上上加加加加一一一一个个个个非门而形成的。特性方程如下：非门而形成的。特性方程如下：非门而形成的。特性方程如下：非门而形成的。特性方程如下：或或或或者者者者，在在在在SRSR特特特特性性性性方方方
15、方程程程程的的的的基基基基础础础础上上上上，用用用用D D代代代代替替替替S S，用用用用 代替代替代替代替R R，得到特性方程：得到特性方程：得到特性方程：得到特性方程：EN DQ /Q1 01 10 d0 11 0保持不变保持不变功能表功能表根据状态方程根据状态方程根据状态方程根据状态方程 可作出状态转移真值表：可作出状态转移真值表：可作出状态转移真值表：可作出状态转移真值表：EN有效时简化有效时简化次态真值表次态真值表简化次态真值表简化次态真值表DQ(t+1)0101简化的状态方程：简化的状态方程：Q(t+1)=D时序图时序图时序图时序图逻辑符号逻辑符号逻辑符号逻辑符号引起振荡，产生引起
16、振荡，产生“空翻现象空翻现象”5.2.4 JK锁存器（复合型锁存器）锁存器（复合型锁存器）SR锁锁存存器器输输入入端端的的约约束束条条件件，给给应应用用带带来来麻麻烦烦，要要求求改改进进。最最简简单单的的想想法法就就是是用用锁锁存存器器自自身身的的状状态态来来封封堵堵。下下图图用用J输输入入端端代代替替S端端，用用K输输入入端端代代替替R端端。当当Q为为0时时，封封住住K门门，打打开开J门门，因因为为此此时时无无需需复复位位操操作作；当当Q为为1时，封住时，封住J门，打开门，打开K门，此时无需置位操作，复位操作无阻。门，此时无需置位操作，复位操作无阻。功能表功能表即即使使加加上上使使能能控控制
17、制信信号号，也也无无法法做做到到精精确确把把握握EN的的事事件件宽宽度度，即即无无法法解决解决EN有效期间的空翻问题。有效期间的空翻问题。当当J=K=EN=1时，时，产生空翻。产生空翻。带使能输入端的带使能输入端的SR锁存器、锁存器、D锁存器、锁存器、JK锁存器仍存在锁存器仍存在EN有效有效期间输出随输入变化（甚至空翻）的问题，抗干扰性能较差。期间输出随输入变化（甚至空翻）的问题，抗干扰性能较差。5.2.5 主从主从JK触发器（触发器（74XX70/71/72/73）由由主主从从两两组组锁锁存存器器组组成成，下下面面一一组组是是主主锁锁存存器器，当当CP为为1时时，输输入入信信号号J、K起起作
18、作用用。当当CP由由1变变为为0时时，将将锁锁存存在在主主锁锁存存器器的的状状态态输输入入从从锁锁存存器器。这这样样，一一个个完完整整的的数数据据存存储储，需需要要有有一一个个完完整整脉脉冲冲的的全全过过程程，这这个个控控制制脉脉冲冲又又称称为为触触发发脉脉冲冲，两两个个锁锁存存器器构构成成的的电路称为触发器（电路称为触发器（FlipFlop）。）。触发器：触发器：次态真值表（特性表）次态真值表（特性表）功能表功能表注意：此表中注意：此表中CP的的0或或1代表脉冲的有无。代表脉冲的有无。次态卡诺图次态卡诺图次态卡诺图次态卡诺图Q(t+1)次态卡诺图次态卡诺图次态卡诺图次态卡诺图Q(t+1)状态
19、方程：状态方程：状态方程：状态方程：J KQ(t+1)0 00 11 01 1Q01简化次态真值表简化次态真值表简化次态卡诺图（当简化次态卡诺图（当简化次态卡诺图（当简化次态卡诺图（当CPCP有效时）有效时）有效时）有效时）Q(t+1)简化状态方程简化状态方程状态图（状态图（J K）01J KQ(t+1)0 00 11 01 1Q01简化次态真值表简化次态真值表0001101100100111逻辑符号逻辑符号逻辑符号逻辑符号主从主从JK触发器的特点：触发器的特点：1.主从结构，无空翻，输入之间无约束。主从结构，无空翻，输入之间无约束。2.存在一次变化问题，要求存在一次变化问题，要求CP=1期间
20、，输入期间，输入 保持不变，所以抗干扰能力弱。保持不变，所以抗干扰能力弱。关于一次性变化问题，可参见关于一次性变化问题，可参见数字电子技术基础简明教程数字电子技术基础简明教程余孟尝余孟尝主编，高等教育出版社出版，主编，高等教育出版社出版，P212。或答疑时探讨。或答疑时探讨。5.2.6 负边沿负边沿JK触发器（触发器（74XX112/113）功能表功能表 前面介绍的主从前面介绍的主从JK触发器要求一个完整的时钟脉冲，且在其触发器要求一个完整的时钟脉冲，且在其下降沿到来之前，输入端下降沿到来之前，输入端J、K必须稳定较长时间。而边沿触发器能必须稳定较长时间。而边沿触发器能够满足输入信号的建立时间
21、和保持时间较短的要求，应用更广泛。够满足输入信号的建立时间和保持时间较短的要求，应用更广泛。当当当当CPCP为为为为0 0时，时，时，时，3 3门和门和门和门和4 4门均被封住，其输出为门均被封住，其输出为门均被封住，其输出为门均被封住，其输出为1 1。这时用与或非门组成的锁存器。这时用与或非门组成的锁存器。这时用与或非门组成的锁存器。这时用与或非门组成的锁存器处于稳态，假设为处于稳态，假设为处于稳态，假设为处于稳态，假设为0 0状态，状态，状态，状态，QQ输出输出输出输出0 0，输出输出输出输出1 1。当当当当CPCP处于由处于由处于由处于由0 0向向向向1 1变化的上升沿时，首先使变化的上
22、升沿时，首先使变化的上升沿时，首先使变化的上升沿时，首先使1 1门的左与门的输入端为门的左与门的输入端为门的左与门的输入端为门的左与门的输入端为1 1，和，和，和，和 为为为为1 1的共同作用保证的共同作用保证的共同作用保证的共同作用保证QQ为为为为0 0不变。虽然在不变。虽然在不变。虽然在不变。虽然在CPCP为为为为1 1状态时，状态时，状态时，状态时，3 3门和门和门和门和4 4门均被打开，若门均被打开，若门均被打开，若门均被打开，若此时此时此时此时J=K=1J=K=1，则因则因则因则因 为为为为1 1，而，而，而，而3 3门输出门输出门输出门输出0 0，KK门因门因门因门因QQ为为为为0
23、 0而保持而保持而保持而保持1 1。注意是由于。注意是由于。注意是由于。注意是由于CPCP为为为为1 1的信号先于的信号先于的信号先于的信号先于3 3门输出的门输出的门输出的门输出的0 0信号，因此保证了信号，因此保证了信号，因此保证了信号，因此保证了QQ端输出为端输出为端输出为端输出为0 0不变。不变。不变。不变。当当当当CPCP处于由处于由处于由处于由1 1向向向向0 0变化的下降沿时，由于变化的下降沿时，由于变化的下降沿时，由于变化的下降沿时，由于CPCP的变化先于的变化先于的变化先于的变化先于3 3门的输出变化，而形门的输出变化，而形门的输出变化，而形门的输出变化，而形成成成成1 1门
24、的两个与门同时为门的两个与门同时为门的两个与门同时为门的两个与门同时为0 0，1 1门输出端门输出端门输出端门输出端QQ为为为为1 1。这个。这个。这个。这个1 1与与与与4 4门输出的门输出的门输出的门输出的1 1共同使共同使共同使共同使 端为端为端为端为0 0，封住，封住，封住，封住1 1门的与门，确保门的与门，确保门的与门，确保门的与门，确保QQ为为为为1 1，进入下一个稳态。，进入下一个稳态。，进入下一个稳态。，进入下一个稳态。负边沿负边沿J-K触发器说明：触发器说明：逻辑符号逻辑符号当当当当CPCP为为为为0 0时时时时，3 3、4 4门门门门的的的的输输输输出出出出为为为为1 1，
25、1 1、2 2门门门门组组组组成成成成的的的的RSRS锁锁锁锁存存存存器器器器保保保保持持持持状状状状态态态态不不不不变变变变。6 6门门门门输输输输出出出出为为为为 ，5 5门门门门输输输输出出出出为为为为D D。当当当当CPCP为为为为1 1时时时时，RSRS锁锁锁锁存存存存器器器器输输输输入入入入输输输输出出出出状状状状态态态态保持不变。保持不变。保持不变。保持不变。当当当当CPCP为为为为 时，时，时，时，RSRS锁存器进入锁存状态。锁存器进入锁存状态。锁存器进入锁存状态。锁存器进入锁存状态。5.2.7 5.2.7 正边沿正边沿正边沿正边沿D D触发器（触发器（触发器（触发器（74XX
26、7474XX74）当当当当CPCP为为为为 时时时时，3 3门门门门将将将将5 5门门门门输输输输出出出出的的的的D D传传传传递递递递输输输输出出出出为为为为 。若若若若D=1D=1，则则则则3 3门门门门输输输输出出出出为为为为0 0，Q=D=1Q=D=1，并并并并通通通通过过过过置置置置1 1维维维维持持持持线线线线反反反反馈馈馈馈至至至至5 5门门门门输输输输入入入入，确确确确保保保保5 5门门门门稳稳稳稳定定定定输输输输出出出出1 1，不不不不再再再再受受受受6 6门门门门的的的的输输输输出出出出影影影影响响响响，即即即即不不不不再再再再受受受受输输输输入入入入端端端端D D的的的的
27、影影影影响响响响。同同同同时时时时通通通通过过过过3 3门门门门至至至至4 4门门门门的的的的置置置置0 0阻阻阻阻塞塞塞塞线线线线确确确确保保保保4 4门门门门输输输输出出出出为为为为1 1。若若若若D=0D=0，则则则则3 3门门门门输输输输出出出出为为为为1 1，与与与与6 6门门门门输输输输出出出出的的的的1 1共共共共同同同同使使使使4 4门门门门输输输输出出出出为为为为0 0，Q=D=0Q=D=0，并并并并通通通通过过过过4 4至至至至6 6门门门门的的的的置置置置0 0维维维维持持持持线线线线确确确确保保保保输输输输出出出出为为为为1 1，不不不不再再再再受受受受输输输输入入入入
28、端端端端D D变化的影响。变化的影响。变化的影响。变化的影响。功能表功能表次态真值表（特性表）次态真值表（特性表）注意：此表中注意：此表中CP的的0或或1代表脉冲上升沿的有无。代表脉冲上升沿的有无。逻辑符号逻辑符号次态方程次态方程简化次态卡诺图简化次态卡诺图Q(t+1)5.2.8 T 触发器触发器 T触发器是一种计数型触发器，其功能为：当输入端触发器是一种计数型触发器，其功能为：当输入端T为为1时，时，每来一个计数脉冲每来一个计数脉冲CP，输出就变反一次；当输入端输出就变反一次；当输入端T为为0时，输出时，输出保持不变。在这里，保持不变。在这里，T相当于一个使能控制端。相当于一个使能控制端。逻
29、辑符号逻辑符号逻辑符号逻辑符号功能表功能表 T CPQ /Q d 0 d 1 0 d 1 保持不变保持不变保持不变保持不变保持不变保持不变变反变反次态真值表（特性表）次态真值表（特性表）次态真值表（特性表）次态真值表（特性表）注注注注意意意意：此此此此表表表表中中中中CPCP的的的的0 0或或或或1 1代表脉冲沿的有无。代表脉冲沿的有无。代表脉冲沿的有无。代表脉冲沿的有无。简化次态卡诺图简化次态卡诺图简化次态卡诺图简化次态卡诺图次态方程次态方程次态方程次态方程比较比较T触发器和触发器和JK触发器的次态方程触发器的次态方程T T触发器次态方程触发器次态方程触发器次态方程触发器次态方程JKJK触发
30、器次态方程触发器次态方程触发器次态方程触发器次态方程只要将只要将JK触发器的触发器的J、K端接在一起，就构成了端接在一起，就构成了T触发器。触发器。TCPQ/Q 实际上，实际上，T触发器实现的就是触发器实现的就是JK触发器触发器J、K为为00或或11时的功能。时的功能。在某些应用场合下，只需要计数功能，不需要使能端在某些应用场合下，只需要计数功能，不需要使能端T，我们我们称之为称之为T触发器。触发器。逻辑符号逻辑符号逻辑符号逻辑符号用用D触发器实现的触发器实现的T触发器触发器1用用JK触发器实现的触发器实现的T触发器触发器也叫二分频器也叫二分频器5.2.9 不同触发器之间的相互转换不同触发器之
31、间的相互转换JK触发器状态方程：触发器状态方程：例例1:将将JK触发器转换为触发器转换为D触发器。触发器。D触发器状态方程：触发器状态方程：例例2：将将D触发器转换为触发器转换为JK触发器。触发器。例例3：将将D触发器转换成触发器转换成T触发器。触发器。D触发器状态方程：触发器状态方程：=1TCPQ/Q双稳态电路双稳态电路基本基本SR锁存器锁存器增加输入端增加输入端带使能端带使能端SR锁存器锁存器解决输入直接影响输出解决输入直接影响输出问题：输入直接影响输出、输入约束。问题：输入直接影响输出、输入约束。JK锁存器锁存器解决约束，但空翻解决约束，但空翻D锁存器锁存器解决约束，但少输入端解决约束，
32、但少输入端带使能带使能JK锁存器锁存器使能有效时的空翻使能有效时的空翻主从主从JK触发器触发器需完整脉冲，存在一次变化需完整脉冲，存在一次变化边沿边沿JK触发器触发器边沿边沿D触发器触发器实用实用实用实用T触发器触发器T触发器触发器存储电路中的记忆元件存储电路中的记忆元件双稳态元件双稳态元件（锁存器、触发器）的演变过程（锁存器、触发器）的演变过程归纳：双稳态元件归纳：双稳态元件（锁存器和触发器）的分析设计工具和方法锁存器和触发器）的分析设计工具和方法反映输出端与输入端的逻辑关系。反映输出端与输入端的逻辑关系。功能表功能表反反映映在在输输入入端端信信号号和和触触发发器器自自身身状状态态（现现态态
33、）共同作用下，触发器的下一步状态（次态）。共同作用下，触发器的下一步状态（次态）。次态真值表次态真值表（特性表）（特性表）以以输输入入信信号号为为列列信信息息，以以触触发发器器现现态态为为行行信信息息，参参照照卡卡诺诺图图排排列列而而成成的的矩矩阵阵图图表表，表表中中填填有有触触发器次态信息。发器次态信息。次态卡诺图次态卡诺图（状态表）（状态表）由特性表或状态表而写出的反映触发器次态函数由特性表或状态表而写出的反映触发器次态函数的逻辑表达式。的逻辑表达式。次态方程次态方程（特性方程、状态方程）（特性方程、状态方程）反映触发器状态及状态转换条件的直观图形。反映触发器状态及状态转换条件的直观图形。
34、状态图状态图反反映映触触发发器器各各信信号号之之间间的的时时间间关关系系（时时序序）及及时间参数的图形说明。时间参数的图形说明。时序图时序图识别触发器的功能符号：识别触发器的功能符号：SR（复位置位）锁存器复位置位）锁存器D（延迟型）锁存器延迟型）锁存器主从结构（脉冲）主从结构（脉冲）JK触发器触发器负边沿负边沿JK触发器触发器正边沿正边沿D触发器触发器实际应用的器件，通常带有异步清实际应用的器件，通常带有异步清“0”端端R和异步置和异步置“1”端端S。SR5.2.10 常用触发器的常用触发器的Verilog HDL描述描述/D触发器触发器module D_FF(d,clk,q,qn);inp
35、ut d,clk;output q,qn;reg q,qn;always (posedge clk)begin q =d;qn=d;endendmodule敏感表的特点？敏感表的特点？功能描述：非阻塞功能描述：非阻塞增加异步清增加异步清“0”功能？功能？/D触发器触发器module D_FF(d,clk,reset,q,qn);input d,clk,reset;output q,qn;reg q,qn;always (posedge clk or negedge reset )if(!reset)begin q=0;qn=1;end else begin q =d;qn=d;endendmo
36、dulereset 高高有效？低有效？有效？低有效？同步清同步清“0”如何描述？如何描述？如何描述如何描述clk下降沿？下降沿？/JK触发器触发器module JK_FF(j,k,clk,reset,q);input j,k,clk,reset;output q;reg q;always (negedge clk or posedge reset )if(reset)q=0;else case(j,k )2b00:q=q;2b01:q=1b0;2b10:q=1b1;2b11:q=q;endcaseendmodule特点：特点：clk下降沿，下降沿，清清“0”端高有效，端高有效，只有一个输出。只有一个输出。作业：作业：P227 4.9 4.10 补充：补充：写出写出SR、JK、D、T触发器的状态方程和简化次触发器的状态方程和简化次态真值表。态真值表。用用Verilog HDL描述：描述：（1）上升沿触发，同步清）上升沿触发，同步清“0”的的D触发器；触发器；（2）上升沿触发，异步清）上升沿触发，异步清“0”的的JK触发器；触发器；（3）下降沿触发的）下降沿触发的T触发器；触发器；