电子技术课件008.ppt

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1、第第8章章 逻辑门电路与组合逻辑电路逻辑门电路与组合逻辑电路8.1 8.1 逻辑门电路逻辑门电路1.正逻辑与负逻辑n在逻辑电路中，用1表示高电平H，而用0表示低电平L，则称之为正逻辑；与此相反，用0表示高电平H，而用1表示低电平L，则称之为负逻辑。n对于同一电路，可以采用正逻辑，也可以采用负逻辑。由于数字逻辑电路中大量使用正电源，用正逻辑较方便；若采用负电源，则使用负逻辑较方便。本书如无特殊说明，一律采用正逻辑体制。n设某一逻辑元件，它的输入变量为A、B，输出变量为Y，高电平用H表示、低电平用L表示。8.1.1 8.1.1 分立元件门电路分立元件门电路分立元件门电路分立元件门电路 要把一种逻辑

2、变换为另一种逻辑的方法是0和1对换。常用的逻辑门在正、负逻辑中的对应关系如表8-4所示。正逻辑与或与非或非异或同或非负逻辑或与或非与非同或异或非表8-4 常用的逻辑门在正、负逻辑中的对应关系2.二极管与门电路 实现“与”逻辑关系的电路叫做与门电路。由二极管组成的与门电路如图8.1(a)所示，图8.1所示(b)为其逻辑符号。图中A、B为信号的输入端，Y为信号的输出端。当输入A、B中有一个或全部为低电平时，则输入为低电平支路中的二极管导通，输入为高电平支路中的二极管反偏而截止，输出Y为低电平。当输入A、B全为高电平时，输出Y才为高电平。图8.1 二极管与门电路 a)电路 b)逻辑符号 对二极管组成

3、的与门电路分析如下。n（1）A、B都是低电平 uY0V n（2）A是低电平，B是高电平 uY0Vn（3）A是高电平，B是低电平 uY0V n（4）A、B都是高电平 uY5V 从上述分析可知，该电路实现的是与逻辑关系，即“输入有低，输出为低；输入全高，输出为高”，所以，它是一种与门，即 。3.二极管或门电路 实现或逻辑关系的电路叫做或门电路。由二极管组成的或门电路如图8.2所示，其功能分析如下。当输入A、B中，只要有一个以上为高电平，则接高电平支路中的二极管导通，接低电平支路中的二极管反偏而截止，输出Y为高电平。只有当输入A、B全为低电平时，输出Y才为低电平。图8.2 二极管或门a)电路 b)逻

4、辑符号n（1）A、B都是低电平 uY=0V n（2）A是低电平，B是高电平 uY5V n（3）A是高电平，B是低电平 uY5Vn（4）A、B都是高电平 uY5V 通过上述分析，该电路实现的是或逻辑关系，即“输入有高，输出为高；输入全低，输出为低”，所以，它是一种或门，即 。4.三极管非门电路 实现非逻辑关系的电路叫做非门电路。因为它的输入与输出之间是反相关系，故又称为反相器，三极管非门电路如图8-3所示。加负电源VBB是为了保证A为低电平时，三极管V1能够可靠地截止，加VQ和二极管V2的作用主要是使输出高电平为规定值。图8-3 三极管非门电路 当输入A为高电平时，如适当选择R1、R2的数值，使

5、三极管有足够大的基极电流而饱和，则输出电位等于三极管的饱和压降，约0.3V。当输入为低电平时，负电源VBB通过R1、R2分压，使基极处于负电位，三极管因发射结反偏而可靠截止，由于VccVQ使V2导通，所以输出电位被钳制在VQ。当A=0时，三极管截止，Y=1当A=1时，三极管饱和，Y=0逻辑关系：5.常用基本逻辑门电路及其符号(1)与门与门的逻辑关系为 F=ABC与门的输入变量可以是多个，实现的逻辑为：“有0为0，全1为1”。与门的符号如图8-5所示。图8-6 或门逻辑符号图8-5 与门逻辑符号 (2)或门或门的逻辑关系为或门的输入变量可以是多个，或门的逻辑意义为：“有1为1，全0为0”。或门的

6、符号如图8-6所示。(3)非门非门的逻辑关系为非门的输入变量只有一个，非门的逻辑意义为：“入1出0，入0出1”。非门的逻辑符号如图8-7所示。(4)与非门与非门的逻辑关系为与非门的输入变量可以是多个，与非门的逻辑意义为：“有0出1，全1出0”。与非门的逻辑符号如图8-8所示。图8-7 非门逻辑符号图8-8 与非门逻辑符号 (5)或非门 或非门的逻辑关系为 或非门的输入变量可以是多个，或非门的逻辑意义为：“有1出 0，全0出1”。或非门的逻辑符号如图8-9所示。图8-9 或非门逻辑符号 图8-10 异或门逻辑符号(6)异或门异或门的逻辑关系为异或门的输入变量是两个，异或门的逻辑功能为：“相异为1

7、，相同为0”。异或门的逻辑符号如图8-10所示。8.1.2 TTL8.1.2 TTL集成逻辑门集成逻辑门集成逻辑门集成逻辑门 集成逻辑门电路是把逻辑电路的元件和连线都集成在一块半导体基片上。如果是以三极管为主要元件，输入端和输出端都是三极管结构，则称为三极管三极管逻辑门电路，简称TTL门电路。1.TTL与非门1.TTL与非门的电路结构TTL与非门的基本电路如图8.11所示，它由输入级、中间级和输出级三部分组成。图8-11 基本TTL与非门电路及V1管的等效电路2.TTL与非门的工作原理（1）当A、B两端有一个输入为低电平0.3V时，V1的发射结导通，其基极电压等于输入低电压加上发射结正向压降。

8、nV2、V5都截止nV3和V4导通n输出电压为：3.6Vn实现了“输入有低，输出为高”的逻辑关系。n（2）当A、B两端均输入高电平3.6V时，V2、V5饱和导通，输出为低 电平，即 uoUCES0.3V n V1处于发射结和集电结倒置使用的放大状态。uC2=UCES2+uB5=0.3+0.7=1.0Vn 由于uB4=uC2=1.0V，作用于V3和V4的发射结的串联支路的电压为：nuC2-uO=1.0-0.3=0.7Vn 所以，V3和V4均截止。此时，电路实现了“输入全高，输出为低”的逻辑关系。综上所述，可知该电路的逻辑功能为2.集电极开路门和三态门 集电极开路与非门是将推拉式输出级改为集电极开

9、路的三极管结构，做成集电极开路输出的门电路，简称为OC门，其电路如图8-12a所示。（1）集电极开路门（OC门）图8-12 OC与非门的电路和图形符号 将OC门输出连在一起时，再通过一个电阻接外电源，这样可以实现“线与”逻辑关系。只要电阻的阻值和外电源电压的数值选择得当，就能做到既保证输出的高、低电平符合要求，而且输出三极管的负载电流又不至于过大。而且输出三极管的负载电流又不至于过大。两个OC门并联时的连接方式如图8.13所示。图8.13 OC门输出并联的接法及逻辑图 a)oc门输出并联的接法 b)oc门输出并联的逻辑图（2）三态门 三态门是在普通门的基础上加控制端EN，它的输出端Y除了能输出

10、高电平和低电平外，还可以输出第三种状态，即高阻抗状态，所以称为三态门，也称TS门。一个简单的三态门的电路如图8.14(a)所示，图8.14(b)所示为它的逻辑符号，它是由一个与非门和一个二极管构成的，EN为控制端，A、B为数据输入端。图8.14 三态与非门电路a)电路 b)符号 图8.15所示电路中，当EN=1时电路为工作状态，所以称为控制端高电平有效。三态门的控制端也可以是低电平有效，即EN为低电平时，三态门为工作状态；EN为高电平时，三态门为高阻状态。其电路图及逻辑符号如图8.15所示。图8.15 控制端为低电平有效的三态门 a)电路 b)符号 三态门的应用比较广泛，下面举例说明三态门的3

11、种应用。电路图如图8.16所示。作多路开关 信号双向传输 构成数据总线图8-16 三态门的应用a)单向总线 b)多路开关 c)双向传输8.1.3 CMOS8.1.3 CMOS集成门电路集成门电路集成门电路集成门电路 用P沟道增强型MOS管和N沟道增强型MOS管按照互补对称形式连接构成的集成电路，称为互补型MOS集成电路，简称CMOS电路。TTL电路是以三极管为基础，属于双极型电路，MOS电路是以MOS管为基础，属于单极型电路。CMOS电路的工作速度可与TTL电路相比较，而它的功耗和抗干扰能力则远优于TTL。几乎所有的超大规模存储器件，以及PLD器件都采用CMOS工艺制造，且费用较低。下面介绍几

12、种CMOS门电路。1.CMOS非门电路 电路如图8-17a所示，其中VN为增强型NMOS管，作为驱动管；VP为增强型PMOS管，作为负载管。两管栅极相连作为输入端，漏极相连作为输出端。VN管源极接地，VP管源极接电源正极。图8-17 CMOS“非”门电路a)电路 b)逻辑符号 当输入为低电平时，VN管截止，VP管导通，输出为高电平，其值近似为电源电压。当输入为高电平时，VN管导通，VP管截止，输出为低电平。可见，该电路实现了非逻辑关系，即 。2.CMOS与非门 电路如图8-18所示，其中NMOS管VN1、VN2串联作驱动管；PMOS管VP1、VP2并联作为负载管。图8-18 CMOS与非门图

13、a)电路 b)逻辑符号 只有当输入A、B全为高电平，V1、V2都导通时，输出为低电平。若A、B当中有一个为低电平，V1、V2有一个截止时，输出为高电平。当A=0、B=0时，VN1、VN2截止。当A=0、B=1时，VN1截止，VP2饱和导通，输出Y为高电平。当A=1、B=0时，VN2截止，VP1饱和导通，输出Y为高电平。当A=1、B=1时，VN1、VN2饱和导通。可见，该电路实现了与非逻辑关系，即3.CMOS或非门 电路如图8-19所示，其中VN1、VN2为NMOS驱动管；VP1、VP2为PMOS负载管。图8-19 CMOS或非门 a)电路图 b)逻辑符号 当A=0、B=0时，VN1、VN2 截

14、止，VP1、VP2导通，输出Y=1。当A=0、B=1时，VN2截止，VP1导通，输出Y=0。当A=1、B=0时，VN1截止，VP2导通，输出Y=0。当A=1、B=1时，VN1、VN2导通，VP1、VP2截止，输出Y=0。可见，该电路实现了或非逻辑关系，即4.CMOS三态门 图8-20为 CMOS 三态门的电路图和逻辑符号。A为信号输入端，EN为三态控制端。图中VN1、VP1构成反向器，VN2、VP2作为控制开关。当EN输入端为低电平时，VN2、VP2均导通，输入输出之间实现非门功能，即当A=0时，Y=1；A=1时，Y=0。图8-20 CMOS三态门a)电路图 b)逻辑符号 当EN输入端为高电平

15、时，VN2、VP2均截止，无论A=1或0，输出均为高阻状态。8.2 8.2 组合逻辑电路组合逻辑电路8.2.1 8.2.1 组合逻辑电路的基本概念组合逻辑电路的基本概念 1.组合逻辑电路的定义 组合逻辑电路是指在任一时刻，电路的输出状态仅取决于该时刻各输入状态的组合，而与电路的原状态无关的逻辑电路。其特点是输出状态与输入状态呈即时性，电路无记忆功能。2.组合逻辑电路的结构图8.21 组合逻辑电路方框图 图中输入变量设为I1、I2、In-1，共有n个；输出函数Y0、Y1、Ym-1，共有m个。每个输出函数与输入变量之间有着一定的逻辑关系。可表示为：8.2.2 8.2.2 组合逻辑电路的分析与设计组

16、合逻辑电路的分析与设计 1.组合逻辑电路的分析 第一种适用于比较简单的电路，分析步骤为：（1）根据给定电路图，写出逻辑函数表达式；（2）简化逻辑函数或者列真值表；（3）根据最简逻辑函数或真值表，描述电路逻辑功能。第二种适用于较复杂或无法得到逻辑图的电路，分析步骤如下：（1）根据给定的逻辑图，搭接实验电路；（2）测试输出与输入变量各种变化组合之间的电平变化关系,并 将其列成表格，就得到了真值表（或功能表）；（3）根据真值表或功能表，描述电路逻辑功能。2.组合逻辑电路的设计 组合电路的一般设计过程粗略地归纳为四个基本步骤如图8.23所示。图8.23 组合电路的设计框图设计组合逻辑电路步骤如下：（1

17、）分析要求首先根据给定的设计要求（设计要求可以是一段文字说明，或者是一个具体的逻辑问题，也可能是一张功能表等），分析其逻辑关系，确定哪些是输入变量，哪些是输出函数，以及它们之间的相互关系。然后，对输入变量和输出函数的响应状态用0、1表示，称为状态赋值。（2）列真值表根据上述分析和赋值情况，将输入变量的所有取值组合和与之相对应的输出函数值列表即得真值表。注意，不会出现或不允许出现的输入变量取值组合可以不列出，如果列出，可在相应的输出函数处记上“”号，化简时可作约束项处理。（3）化简用卡诺图法或公式法进行化简，得到最简逻辑函数表达式。（4）画逻辑图根据简化后的逻辑表达式画出逻辑电路图。如果对采用的

18、门电路类型有要求，可适当变换表达式形式如与非、或非、与或非表达式等，然后用对应的门电路构成逻辑图。设计举例：例8-2 试设计一个3人投票表决器，即3人中有2人或3人表示同意，则表决通过，否则为不通过。解：首先进行逻辑抽象 关键：弄清楚哪些是输入变量，哪些是输出变量；弄清楚输入变量与输出变量间的因果关系；对输入、输出变量进行状态赋值。3人A、B、C是否同意为输入信号，决议是否通过为输出信号。设输入A（B、C）为1表示同意，为0表示不同意；输出Y为1表示决议通过，为0表示决议不通过。第一步：确定输入、输出变量。设A、B、C分别代表三人表决的逻辑变量。Y代表表决的结果。第二步：定义逻辑状态的含义。设

19、A、B、C为1表示赞成；0表示反对(反之亦然)。Y=1表示通过，Y=0表示被否决。第三步：列真值表见表8-6。ABCY00000010010001111000101111011111表8-6 例8-2真值表第四步：由真值表得出逻辑表达式。第五步：化简逻辑表达式。第六步：画出逻辑电路（用与非门电路实现）。图8-24 例8-2卡诺图 图8-25 例8-2逻辑电路图 8.2.3 8.2.3 加法器和数值比较器加法器和数值比较器 1.半加器与全加器（1）半加器表8-7半加器真值表图8-26 半加器逻辑框图图8-27半加器的逻辑图和逻辑符号（2）全加器 表8-8 全加器真值表8-28 全加器逻辑框图图8

20、-29 全加器的逻辑图和符号2.比较器 用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数码比较器。比较的结果有AB、AB，L表示AB，H=1；若An-1Bn-1，则AB，L=1，若An-1=Bn-1，则比较下一位。以中规模集成四位比较器ST046为例。表8-10 四位比较器ST046真值表比较输入串联输入输 出A4 B4A3 B3A2 B2A1 BlHLEHLEA4B4l00A4B3100A3B2l00A2Bl100A1B1010A4=B4100l00A3=B3010010A2=B2001001Al=B1l001110000000110 当ST046用于位扩展时

21、，H、L、E三个输入端分别接另一4位比较器的输出端H、L、E。用两块ST046串联而成的8位二进制比较器如图8-31所示。本集成块的输入为待比较数码的高4位，另一集成块的输入为待比较数码的低四位。比较器的位扩展也可用并联方式实现，如图8-32所示用5块4位比较器实现16位二进制数比较。如果用串联方式，只用4块4位比较器即可，但并联方式比串联方式速度快。图8-31 串联方式位扩展 图8-32 并联方式位扩展8.2.4 8.2.4 编码器和译码器编码器和译码器1.编码器实现编码操作的电路称为编码器编码器。m线n线I0I1Im-1Y0Y1Yn-1编码器全编码器（二进制编码器）部分编码器（十进制编码器

22、）（1）二进制编码器表8-11 3位二进制编码表输入8个互斥的信号输出3位二进制代码图8-33 3位二进制编码器逻辑图（2）二十进制编码器(BCD码)将09十个十进制数转换为二进制代码的电路，称为二十进制编码器。二十进制是按8421编码的，因此也称BCD码。表8-12 二一十进制编码器功能表输入10个互斥的数码输出4位二进制代码图8-34 二一十进制编码器（BCD码）（3）优先编码器 在优先编码器中，允许几个信号同时输入，但是电路只对其中优先级别最高的输入信号进行编码，这样的电路称为优先编码器。优先编码器允许多个输入信号同时要求编码。优先编码器的输入信号有不同的优先级别，多于一个信号同时要求编

23、码时，只对其中优先级别最高的信号进行编码。因此，在编码时必须根据轻重缓急，规定好输入信号的优先级别。74LSl47编码器是BCD（8421）码优先编码器，或称BCD输出的优先编码器。表8-13 74LS147编码器的功能表图8-35 74LSl47三位输入编码的接线图 由表8-13所示的74LSl47功能表可以得知：当输入I7I8I9=000时，输出为0110；当输入I7I8I9=001时，输出为0111；只有输入I7I8I9=011时，输出为1000，这就是优先编码器工作特点，优先权的高低由74LSl47的信号输入端来决定。74LSl47是一种十(输入)四(输出)线优先编码器。2.译码器 把

24、代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器译码器。译码器就是把一种代码转换成另一种代码的电路。A0A1An1Y0Y1Ym-1n线m线译码器全译码器部分译码器（1）二进制译码器 常用的二进制集成电路译码器为74LS138，其逻辑框图和真值表如图8-37和表8-14。此译码器有三个输入端A、B、C，八个输出端Y0Y7，这种译码器有称为3-8线译码器。图8-37 3-8线译码器逻辑框图表8-14 3-8线译码器真值表图8-38 3-8线译码器逻辑电路图（2）二-十进制译码器 将二-十进制代码翻译成10个十进制数字信号的电路，叫做二-十进制译码器。二-十进制译码器的输入是十

25、进制数的4位二进制编码（BCD码），分别用A、B、C、D表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。图8-39 8421BCD译码器框图 表8-15 8421BCD译码器真值表图8-40 8421BCD译码器逻辑图（3）BCD七段显示译码器 在各种电子仪器和设备中，经常需要用显示器将处理和运算结果显示出来，可以实现数码显示的部件叫数码显示器，也称数码管。数码显示器的种类很多，按显示原理来分：有辉光数码管、荧光数码管、发光二极管LED数码管、液晶LCD数码管等。按显示内容分：有数字显示和符号显示

26、两种。下面以发光二极管七段显示数码管为例介绍其工作原理。图8-41 七段数字显示器a）七段显示器笔划结构 b）共阴极 c）共阳极表8-16 共阴极七段LED显示字型段码表显示字符段 码nabcdefg0n111111010110000211011013111100140110011510110116001111171110000811111119111001100011010011001010001110010110001111灭0000000b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极8.2.5 8.2.5 数据选择器和数据分配器数据选择器和数据分

27、配器1.数据选择器 在多路数据传输过程中，经常需要将其中一路信号挑选出来进行传输，这就需要用到数据选择器。在数据选择器中，通常用地址输入信号来完成挑选数据的任务。如一个4选1的数据选择器，应有2个地址输入端，它共有22=4种不同的组合，每一种组合可选择对应的一路输入数据输出。同理，对一个8选1的数据选择器，应有3个地址输入端。其余类推。下面以一个典型的四选一多路选择器为例说明。图8-45 四选一数据选择器电路 由图8-45可写出四选一数据选择器的输出逻辑表达式:表8-18 四选一电路功能表2.多路数据分配器 多路数据分配器的逻辑功能与多路选择器恰好相反，多路选择器是在多个输入信号中选择一个送到

28、输出；而多路分配器则是把一个输入信号分配到多路输出的其中之一。因此，也称多路分配器为：“逆多路选择器”或“逆多路开关”。多路分配器只有一个输入信号源，而信息的分配则由n位选择控制信号来决定。多路分配器的一般结构原理如图8-46所示。图8-46 多路分配器电路原理图a)多路分配器逻辑符号 b)单刀多位开关比拟多路分配器 多路分配器可由译码器实现，具体方法是将传送的数据接至译码器的使能端E这样可以通过改变译码器的输入，把数据分配到不同的通道上。如图8-47为3-8线译码器实现多路分配器。图8-47 3-8译码器作多路分配器电路3.用数据选择器实现多种组合逻辑功能 数据选择器除了用来选择输出信号，实

29、现时分多路通信外，还可以用于实现组合逻辑电路。例8-3用四选一数据选择器实现二变量异或表示式：解：由四选一数据选择器的输出公式如下 从公式可知，对于A1A0的每一种组合就对应一个输入D，用多路选择器来实现逻辑函数时，就是选择好控制变量A和确定D的值。例题中与 比较只要D2=1，Dl=1，D0=0，D3=0即可。其连接图如图8-48。图8-484.用译码器实现多种组合逻辑功能例8-5 用译码器设计二个一位二进制数的全加器。解：因译码器的输出端每一个表示一项最小项，因此只需把所求的全加器的输出端用最小项表示，再对应译码器的输出端选择合适的输出便可。由全加器真值表可得 图8-51 例8-5由3-8线译码器构成的全加器