《第7章 可编程逻辑器件 [兼容模式](1).pdf》由会员分享，可在线阅读，更多相关《第7章 可编程逻辑器件 [兼容模式](1).pdf（94页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、第七章第七章 可编程逻辑器件可编程逻辑器件第七章第七章 可编程逻辑器件可编程逻辑器件?7 1概述概述?7.1概述概述?7 2可编程逻辑器件基础可编程逻辑器件基础?7.2可编程逻辑器件基础可编程逻辑器件基础PLD逻辑表示法逻辑表示法逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例?7 3 通用阵列逻辑通用阵列逻辑GAL?7.3 通用阵列逻辑通用阵列逻辑GAL7 1 概概 述述7.1 概概 述述?可编程专用集成电路可编程专用集成电路ASIC(Alii?可编程专用集成电路可编程专用集成电路ASIC(Application Specific Integrated Circuit)是是面向用户特定
2、面向用户特定pg)是是面向用户特定面向用户特定用途或特定功能的用途或特定功能的大规模、超大规模集成电大规模、超大规模集成电路路路路。?分类分类：按按功能功能分为分为数字的数字的模拟的模拟的数字和数字和?分类分类：按按功能功能分为分为数字的数字的、模拟的模拟的、数字和数字和模拟混和模拟混和三种。三种。?按按制造方式制造方式分为分为全定制全定制、半定制半定制ASIC、可可编程编程三种三种编程编程三种三种。根据芯片的根据芯片的集成度和结构复杂度集成度和结构复杂度分类分类根据芯片的根据芯片的集成度和结构复杂度集成度和结构复杂度分类分类?简单可编程逻辑器件简单可编程逻辑器件SPLD：集成度小于集成度小于
3、?简单可编程逻辑器件简单可编程逻辑器件SPLD：集成度小于集成度小于GAL22V10的的PLD。特点是都具有可编程的与阵列、不可编程的或阵列、输出逻辑宏单元特点是都具有可编程的与阵列、不可编程的或阵列、输出逻辑宏单元OLMC和输入输出逻辑和输入输出逻辑单单单单元元IOC。?复杂可编程逻辑器件复杂可编程逻辑器件CPLD:集成度大于集成度大于?复杂可编程逻辑器件复杂可编程逻辑器件CPLD:集成度大于集成度大于PAL22V10或或GAL22V10的的PLD都可视为都可视为CPLDCPLD。特点是具有更大的与阵列和或阵列，增加了大特点是具有更大的与阵列和或阵列，增加了大量的宏单元和布线资源量的宏单元和
4、布线资源触发器的数量明显增触发器的数量明显增量的宏单元和布线资源量的宏单元和布线资源，触发器的数量明显增触发器的数量明显增加。加。根据芯片的根据芯片的集成度和结构复杂度集成度和结构复杂度分类分类根据芯片的根据芯片的集成度和结构复杂度集成度和结构复杂度分类分类?现场可编程逻辑门阵列现场可编程逻辑门阵列 FPGAFPGA是是?现场可编程逻辑门阵列现场可编程逻辑门阵列 FPGA：FPGA是是集成度和结构复杂度最高的可编程集成度和结构复杂度最高的可编程ASIC。运算器、乘法器、数字滤波器、二维卷积器运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元等具有复杂算法的逻辑单元和信
5、号处理单元等具有复杂算法的逻辑单元和信号处理单元等具有复杂算法的逻辑单元和信号处理单元的逻辑设计可选用的逻辑设计可选用FPGA实现。实现。按按制造技术和编程方式制造技术和编程方式进行分类进行分类按按制造技术和编程方式制造技术和编程方式进行分类进行分类?双极熔丝双极熔丝制造技术的可编程制造技术的可编程ASIC(Lattice?双极熔丝双极熔丝制造技术的可编程制造技术的可编程ASIC(Lattice的的PAL系列系列)?EECMOS制造技术的可编程制造技术的可编程ASIC(Lattice的的GAL和和ispLSI/pLSI)的的GAL和和ispLSI/pLSI)?SRAM制造技术的可编程制造技术的
6、可编程ASIC(Xilinx的的FPGA，Altera的的FPGA)?反熔丝反熔丝制造技术的可编程制造技术的可编程ASIC(A t l的的?反熔丝反熔丝制造技术的可编程制造技术的可编程ASIC(Actel的的FPGA)按制造技术和编程方式进行分类按制造技术和编程方式进行分类按制造技术和编程方式进行分类按制造技术和编程方式进行分类?双极熔丝和反熔丝双极熔丝和反熔丝ASIC通常称为通常称为OTP(one?双极熔丝和反熔丝双极熔丝和反熔丝ASIC通常称为通常称为OTP(one time programming)器件器件?采用采用EECMOS和和SRAM制造技术的可编程制造技术的可编程具有用户重复编程
7、的特性具有用户重复编程的特性以实以实ASIC具有用户具有用户可可重复编程的特性重复编程的特性，可，可以实以实现现电擦电写电擦电写。现现电擦电写电擦电写。按按制造技术和编程方式制造技术和编程方式进行分类进行分类按按制造技术和编程方式制造技术和编程方式进行分类进行分类?用用SRAM技术制造的技术制造的FPGA则具有数据挥发性则具有数据挥发性?用用SRAM技术制造的技术制造的FPGA则具有数据挥发性则具有数据挥发性，又称易失性。，又称易失性。?具有挥发性的具有挥发性的FPGA，当系统断电或掉电后，写，当系统断电或掉电后，写入入FPGA中的编程数据要丢失中的编程数据要丢失。因此因此，必须把要必须把要入
8、入FPGA中的编程数据要丢失中的编程数据要丢失。因此因此，必须把要必须把要下载到下载到FPGA的数据借用编程器固化到与其联用的数据借用编程器固化到与其联用的的EPROM或或EEPROM中中待重新上电时待重新上电时芯片芯片的的EPROM或或EEPROM中中，待重新上电时待重新上电时，芯片芯片将编程数据再下载到将编程数据再下载到FPGA中中。?FPGA的数据挥发性，决定有些环境不宜选用。的数据挥发性，决定有些环境不宜选用。可编程可编程的编程方式的编程方式可编程可编程ASIC的编程方式的编程方式?可编程可编程ASIC的编程方式有两种的编程方式有两种?可编程可编程ASIC的编程方式有两种的编程方式有两
9、种：采用专用编程器进行编程采用专用编程器进行编程在系统编程在系统编程甩掉了专用编程器甩掉了专用编程器而且也不用将芯片从电路系统而且也不用将芯片从电路系统甩掉了专用编程器甩掉了专用编程器，而且也不用将芯片从电路系统而且也不用将芯片从电路系统取下，只利用取下，只利用计算机和一组下载电缆计算机和一组下载电缆就可以在系统就可以在系统编程编程编程编程。?Lattice和和Xilinx等几家大公司都有在系统可等几家大公司都有在系统可?Lattice和和Xilinx等几家大公司都有在系统可等几家大公司都有在系统可编程编程ASIC产品。在系统编程方式方便了用产品。在系统编程方式方便了用户。户。可编程可编程的般
10、开发步骤的般开发步骤可编程可编程ASIC的的一一般开发步骤般开发步骤状态机输入波形输入状态机输入波形输入逻辑图输入逻辑图输入HDL输入输入设计输入设计输入设计输入设计输入功能模拟功能模拟时间模拟时间模拟设计输入设计输入布局布线布局布线器件验证器件验证NN功能模拟功能模拟逻辑分割逻辑分割时间模拟时间模拟编程下载编程下载YNNY图图7 1 ASIC开发步骤流程图开发步骤流程图逻辑分割逻辑分割编程下载编程下载图图7-1 ASIC开发步骤流程图开发步骤流程图可编程可编程ASIC的般开发步骤的般开发步骤可编程可编程ASIC的的一一般开发步骤般开发步骤?（1）设计输入（）设计输入（entry）：逻辑原理图
11、（）：逻辑原理图（schematic）输输入入方式方式、硬件描述语言硬件描述语言输方式输方式硬件描述语言硬件描述语言HDL输入方式、状态机输入方式等。输入方式、状态机输入方式等。可编程可编程ASIC的般开发步骤的般开发步骤可编程可编程ASIC的的一一般开发步骤般开发步骤（2）功能模拟（）功能模拟（function simulation）?主要对所设计的电路及所输入的电路主要对所设计的电路及所输入的电路进行功进行功?主要对所设计的电路及所输入的电路主要对所设计的电路及所输入的电路进行功进行功能验证能验证。电路中电路中各逻辑门或各单元模块各逻辑门或各单元模块的输的输能验证能验证。电路中电路中各逻辑
12、门或各单元模块各逻辑门或各单元模块的输的输入、输出是否有矛盾，是否有扇入、扇出不入、输出是否有矛盾，是否有扇入、扇出不合理；各单元模块有无未加处理的输入信号合理；各单元模块有无未加处理的输入信号端端输出端是否悬空输出端是否悬空是否允许使能等项内是否允许使能等项内端端、输出端是否悬空输出端是否悬空、是否允许使能等项内是否允许使能等项内容容。容容可编程可编程ASIC的般开发步骤的般开发步骤（逻辑分割逻辑分割（）可编程可编程ASIC的的一一般开发步骤般开发步骤（3)逻辑分割逻辑分割（partitioning）?逻辑分割的过程就是将逻辑分割的过程就是将复杂电路分解成由若复杂电路分解成由若?逻辑分割的过
13、程就是将逻辑分割的过程就是将复杂电路分解成由若复杂电路分解成由若干子逻辑功能块干子逻辑功能块实现实现的过程。逻辑分割也是的过程。逻辑分割也是实现实现借助专门软件实现的。借助专门软件实现的。可编程可编程ASIC的般开发步骤的般开发步骤（4）布局和布线布局和布线（ldti）可编程可编程ASIC的的一一般开发步骤般开发步骤（4）布局和布线布局和布线（place and routing）?用子逻辑功能块将用子逻辑功能块将要实现的逻辑电路布置在要实现的逻辑电路布置在用子逻辑功能块将用子逻辑功能块将要实现的逻辑电路布置在要实现的逻辑电路布置在实际的芯片上实际的芯片上。有时，布线不好会造成芯片。有时，布线不
14、好会造成芯片资源浪费或电路不可实现资源浪费或电路不可实现。布局和布线是布局和布线是 一一资源浪费或电路不可实现资源浪费或电路不可实现。布局和布线是布局和布线是项复杂的工作。电路密度过高，自动布线不项复杂的工作。电路密度过高，自动布线不易进行易进行施加定量的手动布线施加定量的手动布线以期解决以期解决易进行易进行。施加施加一一定量的手动布线定量的手动布线，以期解决以期解决布线浪费和减少布线死区。布线浪费和减少布线死区。可编程可编程ASIC的般开发步骤的般开发步骤时间模拟时间模拟可编程可编程ASIC的的一一般开发步骤般开发步骤（5）时间模拟时间模拟（timing simulation）?时间模拟时间
15、模拟是在布局和布线之后进行是在布局和布线之后进行布线软布线软?时间模拟时间模拟是在布局和布线之后进行是在布局和布线之后进行。布线软布线软件对有相同逻辑功能的电路完全可能给出不件对有相同逻辑功能的电路完全可能给出不件对有相同逻辑功能的电路完全可能给出不件对有相同逻辑功能的电路完全可能给出不同的布线模式。因此，其同的布线模式。因此，其布线延时布线延时也完全可也完全可能不同。通过时间模拟可得到能不同。通过时间模拟可得到系统内部的延系统内部的延时特性时特性发现竞争冒险等信息发现竞争冒险等信息时间摸拟对时间摸拟对时特性时特性，发现竞争冒险等信息发现竞争冒险等信息。时间摸拟对时间摸拟对提高系统稳定性十分重
16、要提高系统稳定性十分重要。提高系统稳定性十分重要提高系统稳定性十分重要。可编程可编程ASIC的般开发步骤的般开发步骤可编程可编程ASIC的的一一般开发步骤般开发步骤（6）写入下载数据（）写入下载数据（download）?若选用的器件是若选用的器件是CPLD和和PLD般选用般选用?若选用的器件是若选用的器件是CPLD和和PLD，一，一般选用般选用在系统编程在系统编程或使用合适的或使用合适的编程器编程器将相应的将相应的在系统编程在系统编程或使用合适的或使用合适的编程器编程器将相应的将相应的JED下载数据写入到芯片中。下载数据写入到芯片中。?若选用的器件是若选用的器件是FPGA，则需要，则需要对与对
17、与FPGA相相配置的配置的EPROM芯片进行编程芯片进行编程，将，将FPGA的配的配置数据先写入置数据先写入EPROM中。中。设计思想设计思想TOPDOWN设计思想设计思想?自顶向下自顶向下（TOPDOWN）设计首先是从设计首先是从?自顶向下自顶向下（TOPDOWN）设计首先是从设计首先是从系统级系统级开始入手。把系统分成若干开始入手。把系统分成若干基本单基本单元模块元模块然后再把作为基本单元的这些模然后再把作为基本单元的这些模元模块元模块，然后再把作为基本单元的这些模然后再把作为基本单元的这些模块分成下一层的块分成下一层的子模块子模块。图图7-2top-down设计图设计图可编程逻辑器件基础
18、可编程逻辑器件基础7.2 可编程逻辑器件基础可编程逻辑器件基础?PLD的逻辑表示的逻辑表示?PLD的逻辑表示的逻辑表示PLD中阵列及其阵列交叉点的逻辑表示中阵列及其阵列交叉点的逻辑表示PLD中基本逻辑单元的中基本逻辑单元的PLD表示表示?逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例?逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示?逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图?PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑
19、表示。所示的几种逻辑表示。?(a)表示表示实体连结实体连结，这个交叉点是，这个交叉点是不可编程点不可编程点，在，在交叉点处打上实心点交叉点处打上实心点交叉点处打上实心点交叉点处打上实心点。中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示?逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图?PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。?(b)表示表示可编程连接可编程连接。无论或表示该符。无论或表示该符号所在行线和列线交叉处号所在行线和列线交叉处是可编程点是可编程点，
20、具有具有一一号所在行线和列线交叉处号所在行线和列线交叉处是可编程点是可编程点具有具有个可编程单元。熔丝工艺的个可编程单元。熔丝工艺的PLD器件中器件中用表示熔丝接通。用表示熔丝接通。中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示?逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图?PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。?熔丝烧断的可编程点上的熔丝烧断的可编程点上的消失消失，行线和列线，行线和列线不不相接相接这种情况用图这种情况用图()表示表示相接相接，这种
21、情况用图这种情况用图(c)表示表示。中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示?与阵列如图与阵列如图()所示所示在二极管与门的各支路在二极管与门的各支路?与阵列如图与阵列如图(a)所示所示。VCC在二极管与门的各支路在二极管与门的各支路与输出之间接入熔丝。与输出之间接入熔丝。熔丝保留的各支路的输熔丝保留的各支路的输RF ABC熔丝保留的各支路的输熔丝保留的各支路的输入为有效输入入为有效输入，输出输出F是是熔丝保留各支路输入熔丝保留各支路输入F ABCAA是是熔丝保留各支路输入熔丝保留各支路输入的的与逻辑函数与逻辑函数。图。图(
22、b)是是PLD表示表示ABB是是PLD表示表示。CCF(ABC)0图图(a)和图和图(b)是熔丝全部保留的与阵列表示情况。是熔丝全部保留的与阵列表示情况。F(A，B，C)=0。中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示?图图()是烧断是烧断3个熔丝的情况个熔丝的情况图图(d)是图是图()?图图(c)是烧断是烧断3个熔丝的情况个熔丝的情况，图图(d)是图是图(c)的的PLD表示。表示。VCCRAF A B CABCAABA A B B C CBCCF A B CABCC中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示PLD中
23、与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示?可编程或阵列可编程或阵列其构成原理与可编程的与其构成原理与可编程的与?可编程或阵列可编程或阵列，其构成原理与可编程的与其构成原理与可编程的与阵列相同。阵列相同。中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示?可编程或阵列可编程或阵列其构成原理与可编程的与其构成原理与可编程的与?可编程或阵列可编程或阵列，其构成原理与可编程的与其构成原理与可编程的与阵列相同。阵列相同。PLD的逻辑表示的逻辑表示?PLD中中基本逻辑单元的基本逻辑单元的PLD表示表示?PLD中中基本逻辑单元的基本逻辑单
24、元的PLD表示表示输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器输出极性可编程的异或门输出极性可编程的异或门地址选择可编程的数据选择器地址选择可编程的数据选择器地址选择可编程的数据选择器地址选择可编程的数据选择器可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示 PLD中与阵列的缺省表示中与阵列的缺省表示 PLD中与阵列的缺省表示中与阵列的缺省表示双向输入双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器?在在PLD中有二种特
25、殊的缓冲器中有二种特殊的缓冲器它们是它们是输输?在在PLD中有二种特殊的缓冲器中有二种特殊的缓冲器，它们是它们是输输入缓冲器和反馈缓冲器。入缓冲器和反馈缓冲器。?图给出它们的图给出它们的PLD表示，它们是表示，它们是单输入、双输出单输入、双输出的缓冲器单元，一个是的缓冲器单元，一个是同极性输出同极性输出端端。另一个是。另一个是反极性输出端反极性输出端。输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器?与输出三态缓冲器不同与输出三态缓冲器不同?与输出三态缓冲器不同与输出三态缓冲器不同：?输出三态缓冲器也有三个端，但只有一个输输出三态缓冲器也有三个端，但只有
26、一个输入和个输出端入和个输出端另个是另个是使能控制端使能控制端入和入和一一个输出端个输出端，另另一一个是个是使能控制端使能控制端。?输入缓冲器和反馈缓冲器输出只有输入缓冲器和反馈缓冲器输出只有0、1两个两个逻辑状态。而输出三态缓冲器还有一个逻辑状态。而输出三态缓冲器还有一个高阻高阻(Z)的状态的状态。()的状态的状态输出极性可编程的异或门输出极性可编程的异或门输出极性可编程的异或门输出极性可编程的异或门?在在PLD中为了实现输出极性可编程中为了实现输出极性可编程常常?在在PLD中为了实现输出极性可编程中为了实现输出极性可编程，常常采用图采用图(a)所示的异或门结构。所示的异或门结构。Q0PQ0
27、PR当熔丝烧断当熔丝烧断异或门输出极性为低有效异或门输出极性为低有效即即否则异或门输出高有效否则异或门输出高有效VDDPPQ=10当熔丝烧断当熔丝烧断，异或门输出极性为低有效异或门输出极性为低有效，即即否则异或门输出高有效否则异或门输出高有效Q0=P0=P。PPQ 10输出极性可编程的异或门输出极性可编程的异或门输出极性可编程的异或门输出极性可编程的异或门?图图(b)是编程后熔丝保留是编程后熔丝保留?图图(b)是编程后熔丝保留是编程后熔丝保留。图图(c)是编程熔丝烧断。是编程熔丝烧断。地址选择可编程的数据选择器地址选择可编程的数据选择器地址选择可编程的数据选择器地址选择可编程的数据选择器?地址
28、选择可编程的数据选择器如图地址选择可编程的数据选择器如图7 12所示所示二选一数二选一数据选择器据选择器四选四选一一数数?地址选择可编程的数据选择器如图地址选择可编程的数据选择器如图7-12所示所示。据选择器据选择器四选数四选数据选择器据选择器地址选择端编程后地址选择端编程后若列线与行线相接且接地若列线与行线相接且接地其输其输根据编程情况根据编程情况地址选择端的输入有地址选择端的输入有00011011地址选择端编程后地址选择端编程后，若列线与行线相接且接地若列线与行线相接且接地，其输其输入为逻辑入为逻辑0。否则，列线与行线断开其输入为逻辑。否则，列线与行线断开其输入为逻辑1。根据编程情况根据编
29、程情况，地址选择端的输入有地址选择端的输入有00，01，10，11四种情况。四种情况。可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示?可编程逻辑分配器如图可编程逻辑分配器如图7 13所示所示?可编程逻辑分配器如图可编程逻辑分配器如图7-13所示所示。FUSE1正常时正常时(默认默认状态状态)不熔断不熔断乘积乘积如果如果FUSE2熔熔状态状态)不熔断不熔断，乘积乘积项簇的信号传不到项簇的信号传不到n号宏单元号宏单元如果如果FUSE2熔熔断，异或门反极断，异或门反极性传输性传输，否则异否则异图中的核图中的核心心部分是部分是可编程熔丝可编程熔
30、丝S1S0的不同编程值，的不同编程值，号宏单元号宏单元。若编程后。若编程后FUSE1熔断，熔断，乘积项簇信号可以传乘积项簇信号可以传性传输性传输，否则异否则异或门原极性传输，或门原极性传输，n号宏单元接收号宏单元接收图图7-13 可编程逻辑分配器可编程逻辑分配器图中的核部分是图中的核部分是可编程逻辑分配器可编程逻辑分配器使乘积项簇分别被分配到使乘积项簇分别被分配到n+1号、号、n号、号、n-1号、号、n-2号宏单元。号宏单元。乘积项簇信号可以传乘积项簇信号可以传到到n号宏单元。号宏单元。信号与乘积项簇信号同相。信号与乘积项簇信号同相。激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的
31、PLD表示表示?时序记忆单元有二种时序记忆单元有二种即即锁存器锁存器和和触发器触发器?时序记忆单元有二种时序记忆单元有二种，即即锁存器锁存器和和触发器触发器。?输出的状态输出的状态只受输入激励信号控制只受输入激励信号控制的时序记的时序记?输出的状态输出的状态只受输入激励信号控制只受输入激励信号控制的时序记的时序记忆单元是锁存器。忆单元是锁存器。?只有只有在时钟信号控制下在时钟信号控制下才能得到受输入激励才能得到受输入激励信号决定的相应输出状态的时序记忆单元是信号决定的相应输出状态的时序记忆单元是信号决定的相应输出状态的时序记忆单元是信号决定的相应输出状态的时序记忆单元是触发器。触发器。?二种时
32、序记忆单元的二种时序记忆单元的根本区别根本区别是输出状态的是输出状态的变化是否取决于时钟信号的控制变化是否取决于时钟信号的控制变化是否取决于时钟信号的控制变化是否取决于时钟信号的控制。激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示?图图7 14是激励方式可编程的时序记忆单元是激励方式可编程的时序记忆单元?图图7-14是激励方式可编程的时序记忆单元是激励方式可编程的时序记忆单元的的PLD表示。表示。?通过编程，使通过编程，使R/L端端为为0Q端的输出状态只端的输出状态只?通过编程，若使通过编程，若使R/L端为端为1电路只有在时电路只有在时为为0，Q端的输出状态只端的输
33、出状态只与激励信号有关并受与激励信号有关并受D端为端为1，电路只有在时电路只有在时钟脉冲信号钟脉冲信号CLK的驱的驱决定，图所示电路为决定，图所示电路为D锁存器锁存器动下，动下，Q端的状态变化端的状态变化受受D端的激励信号决定端的激励信号决定锁存器锁存器。受受D端的激励信号决定端的激励信号决定，该电路具有该电路具有D触发器功触发器功该电路具有该电路具有 触发器功触发器功能。能。中与阵列的缺省表示中与阵列的缺省表示PLD中与阵列的缺省表示中与阵列的缺省表示?输出为输出为Z 的与门的与门4个输入变量全部被编程个输入变量全部被编程?输出为输出为Z1的与门的与门4个输入变量全部被编程个输入变量全部被编
34、程，4个交叉点均画。因此，个交叉点均画。因此，01=BBAAZABZ1ZZ3Z2中与阵列的缺省表示中与阵列的缺省表示PLD中与阵列的缺省表示中与阵列的缺省表示Z 为为Z 的的缺省表示缺省表示在与门符号内却画有在与门符号内却画有Z2为为Z1的的缺省表示缺省表示。在与门符号内却画有在与门符号内却画有。02=BBAAZABZ1ZZ3Z2中与阵列的缺省表示中与阵列的缺省表示PLD中与阵列的缺省表示中与阵列的缺省表示?输出为输出为Z 的与门输入阵列交叉点上无的与门输入阵列交叉点上无与门符与门符?输出为输出为Z3的与门输入阵列交叉点上无的与门输入阵列交叉点上无，与门符与门符号内也无，这是浮动状态的逻辑表示
35、。与门输号内也无，这是浮动状态的逻辑表示。与门输入悬空入悬空与门输出为高电平与门输出为高电平即输出逻辑即输出逻辑“1”入悬空入悬空，与门输出为高电平与门输出为高电平，即输出逻辑即输出逻辑1”0ABZ1=0Z2=0Z3=17-15 PLD向输入向输入 输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示双双向输入向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示?双向输入双向输入/输出和反馈输入结构是输出和反馈输入结构是PLD结构的特点结构的特点?双向输入双向输入/输出和反馈输入结构是输出和反馈输入结构是PLD结构的特点结构的特点之一，之一，乘积项乘积项Pn+1为三态输出缓冲器的使能端控为三态
36、输出缓冲器的使能端控制信号制信号+1号与门输出为逻辑号与门输出为逻辑“1”制信号制信号。n+1号与门输出为逻辑号与门输出为逻辑“1”。或阵列输出的。或阵列输出的Sm信号信号加在加在IO 引脚上引脚上作为输出信号作为输出信号IOm引脚上引脚上，作为输出信号作为输出信号。同时，。同时，Sm信号又通过反馈缓信号又通过反馈缓冲器冲器被反馈到与阵列被反馈到与阵列冲器冲器被反馈到与阵列被反馈到与阵列。这个输出带反馈的组态方式。这个输出带反馈的组态方式采用图采用图7 16(b)所示的所示的PLD表表Sm采用图采用图7-16(b)所示的所示的PLD表表示。示。1 1Sm向输入向输入 输出和反馈输入的逻辑表示输
37、出和反馈输入的逻辑表示双双向输入向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示?+1号与门输出为逻辑号与门输出为逻辑“0”三态输出缓冲器禁止三态输出缓冲器禁止?n+1号与门输出为逻辑号与门输出为逻辑“0”，三态输出缓冲器禁止三态输出缓冲器禁止，其输出为高阻。，其输出为高阻。加到与阵列上加到与阵列上P1PnPn+1I I1I2高阻高阻Feedback=Smmm1nn+10IOmSm(a)0逻辑阵列的逻辑阵列的表示法应用举例表示法应用举例输入输入输入输入输入输入逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例?二位串行进位加法器的原理框图如图二位串行进位加法器的原理框图如图7 18
38、()?二位串行进位加法器的原理框图如图二位串行进位加法器的原理框图如图7-18(a)所示。所示。1iii1iii1iii1iiii +=+=CBACBACBACBASA1B1 (3)(4)A0B0(1)(2)1ii1iiiii+=CBCABAC1 (7)C-1 (5)1 S1C0 S0(9)(6)(8)1C00输入输入输出输出?其阵列表示如图其阵列表示如图7-18(b)所示。所示。逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例1ii1iiiii+=CBCABAC1iii1iii1iii1iiii+=+=CBACBACBACBAS7 3 通用阵列逻辑通用阵列逻辑GAL7.3 通用阵列逻辑
39、通用阵列逻辑GAL?GAL(Generic Array Logic)的结构及其的结构及其?GAL(Generic Array Logic)的结构及其的结构及其工作原理工作原理GAL的基本阵列结构的基本阵列结构GAL的工作模式和逻辑组态的工作模式和逻辑组态GAL的工作模式和逻辑组态的工作模式和逻辑组态GAL16V8的编程的编程?应用举例应用举例?GAL应用举例应用举例7 3 通用阵列逻辑通用阵列逻辑GAL7.3 通用阵列逻辑通用阵列逻辑GAL?GAL的结构及其工作原理的结构及其工作原理?GAL的结构及其工作原理的结构及其工作原理GAL的基本阵列结构的基本阵列结构通用型通用型GAL16V8的电路结
40、构的电路结构GAL16V8的结构控制字的结构控制字GAL16V8的的OLMCGAL的工作模式和逻辑组态的工作模式和逻辑组态GAL的工作模式和逻辑组态的工作模式和逻辑组态GAL16V8的编程的编程GAL的基本阵列结构的基本阵列结构GAL的基本阵列结构的基本阵列结构?图图7 19给出给出GAL的基本结构框图的基本结构框图?图图7-19给出给出GAL的基本结构框图的基本结构框图。1，11，12，13，14，17，18，19各引脚各引脚可通过编程组态设可通过编程组态设输入口输入口时钟信时钟信号输入号输入可通过编程组态设可通过编程组态设为输入引脚为输入引脚1213141逻辑宏单元逻辑宏单元号输入号输入1
41、2，13，14，17，18，19各引脚可通过编程组态设为输各引脚可通过编程组态设为输出引脚出引脚1516专专出引脚出引脚，15，16专专用输出引脚用输出引脚输入输入/输出口输出口固定或阵列固定或阵列可编程与阵列可编程与阵列2，3，4，5，6789是是使能控制使能控制6，7，8，9是是专用输入引脚专用输入引脚的结构控制字的结构控制字GAL16V8的结构控制字的结构控制字?GAL的输出电路存在输出逻辑宏单元的输出电路存在输出逻辑宏单元OLMC?GAL的输出电路存在输出逻辑宏单元的输出电路存在输出逻辑宏单元OLMC(Output Logic MacroCell)。GAL的输出电路的输出电路可编程可编
42、程可编程可编程。?GAL的结构控制字的结构控制字有有5种种，82位位：?GAL的结构控制字的结构控制字有有5种种，82位位：SYN：同步控制字同步控制字1位位，对，对8个宏单元是公共的；个宏单元是公共的；结构控制字结构控制字 位位对对 个宏单元是公共的个宏单元是公共的AC0：结构控制字结构控制字1位位，对对8个宏单元是公共的个宏单元是公共的；AC1(n)：结构控制字结构控制字8位位，每个宏单元一个；，每个宏单元一个；()XOR(n)：极性控制字极性控制字8位位，每个宏单元一个；，每个宏单元一个；PTD乘积项禁止控制字乘积项禁止控制字64位位每个与门一个每个与门一个PTD：乘积项禁止控制字乘积项
43、禁止控制字64位位，每个与门一个每个与门一个。的的的内部电路构成的内部电路构成乘积项乘积项输出多输出多路开关路开关三态多路开关三态多路开关来自来自1号引脚号引脚GAL16V8的的OLMC的内部电路构成的内部电路构成?OLMC的内部电路构成如图的内部电路构成如图7 21所示所示多路开关多路开关路开关路开关号引脚号引脚?OLMC的内部电路构成如图的内部电路构成如图7-21所示所示。反馈多路开关反馈多路开关AC0AC1(n)时钟时钟=0 0 导 通导 通=0 1 高 阻高 阻AC0AC1()=1 0 OE定定=1 1 用户定用户定AC0AC1(n)=1 0 时序时序其它 组合其它 组合第一与项或第一
44、与项或0AC0=0时时AC1(n)不起作用不起作用AC0=1时时AC1(m)不起作用不起作用的作模式和逻辑组态的作模式和逻辑组态 GAL的的工工作模式和逻辑组态作模式和逻辑组态?GAL16V8GAL20V8系列器件的系列器件的OLMC?GAL16V8、GAL20V8系列器件的系列器件的OLMC有有寄存器模式、复杂模式、简单模式寄存器模式、复杂模式、简单模式三种三种作模式作模式工工作模式作模式。?用户通过用户通过输出引脚定义方程输出引脚定义方程确定确定OLMC的的?用户通过用户通过输出引脚定义方程输出引脚定义方程确定确定OLMC的的工作模式。输出引脚定义方程有工作模式。输出引脚定义方程有A型、型
45、、B型型C型型三种三种型型、C型型三种三种。?它们与工作模式的关系如表它们与工作模式的关系如表7-3所示。所示。的作模式和逻辑组态的作模式和逻辑组态表表的作模式同引脚定义方程的关系的作模式同引脚定义方程的关系 GAL的的工工作模式和逻辑组态作模式和逻辑组态表表7-3 OLMC的的工工作模式同引脚定义方程的关系作模式同引脚定义方程的关系输出引脚输出引脚输出引脚输出引脚输出引脚输出引脚方程类型方程类型输出引脚输出引脚定义方程式定义方程式工作模式工作模式A型型型型引脚名引脚名:=逻辑方程式逻辑方程式引脚名引脚名 逻辑方程式逻辑方程式SYN=0，AC0=1寄存器模式寄存器模式B型型引脚名引脚名=逻辑方
46、程式逻辑方程式引脚名引脚名.OE=逻辑方程式逻辑方程式SYN=1，AC0=1复杂模式复杂模式C型型引脚名引脚名=SYN=1，AC0=0简单模式简单模式的作模式和逻辑组态的作模式和逻辑组态?输出逻辑宏单元三种模式分为输出逻辑宏单元三种模式分为七种逻辑七种逻辑 GAL的的工工作模式和逻辑组态作模式和逻辑组态?输出逻辑宏单元三种模式分为输出逻辑宏单元三种模式分为七种逻辑七种逻辑组态组态，其隶属关系如表，其隶属关系如表7-4所示。所示。表表7-4三种模式和七种组态的关系三种模式和七种组态的关系作模式作模式逻辑组态逻辑组态工工作模式作模式逻辑组态逻辑组态寄存器模式寄存器模式寄存器输出组态寄存器输出组态组
47、合输出组态组合输出组态寄存器模式寄存器模式复杂模式复杂模式寄存器输出组态寄存器输出组态组合输出组态组合输出组态有反馈组合输出有反馈组合输出无反馈组合输出无反馈组合输出复杂模式复杂模式简单模式简单模式有反馈组合输出有反馈组合输出无反馈组合输出无反馈组合输出无反馈组合输出组态 本级输出邻级输无反馈组合输出组态 本级输出邻级输入组态相邻输入组态入组态相邻输入组态寄存器模式寄存器输出组态寄存器模式寄存器输出组态(a)寄存器模式寄存器输出组态寄存器模式寄存器输出组态：输出极性输出极性XOR低有效低有效高有效高有效01输出极性输出极性XOR高有效高有效11脚作为寄存器输出级脚作为寄存器输出级的公共时钟的公
48、共时钟CK端端；11脚作为寄存器输出级的脚作为寄存器输出级的功能功能脚作为寄存器输出级的脚作为寄存器输出级的公共使能公共使能OE端端。寄存器输出寄存器输出010功能功能AC1(n)AC0SYN010寄存器模式组合输出组态寄存器模式组合输出组态(b)寄存器模式组合输出组态寄存器模式组合输出组态：输出极性输出极性XOR低有效低有效高有效高有效01输出极性输出极性XOR高有效高有效1总分总分1和和11号号总总是是分分别作为时钟别作为时钟CK端和使端和使能端能端OE。功能功能AC1(n)AC0SYN在带寄存器的组合输出在带寄存器的组合输出110复杂模式有反馈组合输出组态复杂模式有反馈组合输出组态(c)
49、复杂模式有反馈组合输出组态复杂模式有反馈组合输出组态：低有效低有效0输出极性输出极性XOR引脚引脚1和和11为输入为输入，所有所有高有效高有效1引脚引脚1和和11为输入为输入，所有所有输出为组合逻辑输出输出为组合逻辑输出。13 18号宏单元可构成这号宏单元可构成这1318号宏单元可构成这号宏单元可构成这种组态种组态功能功能AC1(n)AC0SYN所有输出为组合逻辑所有输出为组合逻辑111复杂模式无反馈组合输出组态复杂模式无反馈组合输出组态(d)复杂模式无反馈组合输出组态复杂模式无反馈组合输出组态：输出极性输出极性XOR低有效低有效0输出极性输出极性XOR号宏单元可号宏单元可高有效高有效112，
50、19号宏单元可号宏单元可构成这种组态构成这种组态功能功能AC1(n)AC0=SYNAC1(m)=所有输出为组所有输出为组101功能功能AC1(n)失效失效AC0SYNSYNAC1(m)SYN1所有输出为组所有输出为组合逻辑合逻辑1011简单模式无反馈组合输出组态简单模式无反馈组合输出组态(e)简单模式无反馈组合输出组态简单模式无反馈组合输出组态：输出极性输出极性XOR低有效低有效0输出极性输出极性XOR高有效高有效115，16号宏单元可构号宏单元可构成这种组态成这种组态成这种组态成这种组态功能功能AC1(n)AC0SYN所有输出为组合逻辑所有输出为组合逻辑001简单模式本级组合输出邻级输组态简