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1、实验二7段数码管静态显示译码器实验二 7 段数码管静态显示译码器 1. 实验目的学习quartusii 和modelsim的使用方法;学习原理图和veriloghdl混合输入设计方法；掌握7 段数码管静态显示译码器的设计及仿真方法。2. 实验原理根据下面电路图，设计7 段数码管静态显示译码器电路，在kx3c10F+开发板上实现该电路，并作仿真.3. 实验设备kx3c10F+开发板，电脑.4.实验步骤4.1编译4.1。1七段数码管代码module segled（out1,a）; /定义模块名和输入输出端口input 3:0a; /输入一个3位矢量output 6:0out1； /输出一个6位矢量
2、reg 6：0out1; /reg型变量用于always语句always（a） /敏感信号啊begincase(a） /case语句用于选择输出4b0000：out1=7b1000000; 4b0001:out1=7b1001111;4b0010:out1=7b0100100；4b0011：out1=7b0110000；4b0100：out1=7b0011001；4b0101：out1=7b0010010；4b0110:out1=7b0000011；4b0111：out1=7b1111000；4b1000:out1=7b0000000;4b1001：out1=7b0011000；4b1010:
3、out1=7b0001000;4b1011：out1=7b0011100；4b1100：out1=7b1000111;4b1101：out1=7b0100011;4b1110：out1=7b0000110；4b1111:out1=7b0001110；endcaseendendmodule /模块结束效果图：4。1。2综合模块代码/ Copyright （C) 1991-2013 Altera Corporation/ Your use of Altera Corporations design tools， logic functions / and other software and to
4、ols, and its AMPP partner logic / functions, and any output files from any of the foregoing / (including device programming or simulation files）, and any / associated documentation or information are expressly subject / to the terms and conditions of the Altera Program License / Subscription Agreeme
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6、agreement for further details./ PROGRAM”Quartus II 64Bit/ VERSION”Version 13。1。0 Build 162 10/23/2013 SJ Web Edition”/ CREATEDMon Mar 27 15：23:18 2017”module Blok（a，out1)；input wire3:0 a;output wire6:0 out1；segledb2v_inst(。a（a）,。out1（out1);endmodule效果图：4。1.3编辑结果截图编译解释：在这个报告中，我们可以看到如下信息：Totallogicele
7、ments7/5136(1）：该芯片中共有5136个LE资源，其中的7个在这个工程的这次编译中得到了使用.Totalcombinationalfunctions7/5136（1):该芯片的5136个LE资源中，其中7个用于实现组合逻辑。Dedicatedlogicregisters0/5136（0):该芯片的5136个LE资源中,其中没有用于实现寄存器，即时序逻辑。4。1.4综合出来的电路图电路图解释：从以上电路图可以看出通过4位变量的a输入一个四位数来进行选择输出7位变量out1数码管0-9相应的数字位码。本实验电路图首先需要有一个数码管显示程序，然后通过quartus ll自动生成一个数码
8、管显示图形模块，才能进行连接。连接完成后进行编译生成综合模块代码。4.2管脚分配管脚连接：通过双击Location选择与芯片上相应的引脚进行连接。4.3仿真4。3。1测试模块的代码module test; /模块名reg 3：0a； /定义变量wire 6:0out1; /定义输出变量initial begina=4b0000；endtimescale 1s/1s /定义时间单位always 2 a=a+4b0001;initial begin$monitor (out1=%b,out1); /输出变量out1的值方便观察数据endBlok U1(。a（a），。out1（out1); /模块连
9、接语句endmodule4。3.2 modesim仿真实验图仿真解释：仿真结果如上图所示，可以看到对于一个4位的输入变量a,准确的对应一个输出7位out1输出，可以得到电路无误。接下来验证数据,对于数据经比对分析可以得出与理论值相同；数据也可以在Transcript窗口进行二进制数直接与源程序对比观看,经检验分析数据准确无误.因此可以得出程序仿真成功，可以进行硬件下载验证了。4。4下载验证5.实验体会通过本次实验使我对modesim有了更进一步的理解,对于test bench也有了一定的认识，不像第一实验那样对测试模块那么无知和茫然.理解了Reg类型和Net类型变量的区别,Reg类型只在过程块中被赋值，而Net类型则在过程块外面被赋值或者驱动;还有一些上课不太理解的知识，通过实验自己的认真研究，使知识点更加清晰。比如阻塞赋值和非阻塞赋值的区别等概念。同时也认识到自己还有好多东西要学,对于课本上好多知识已经忘记,在今后的学习中一定要经常复习.7