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1、EDA技术实用教程第2章EDA设计流程及其工具温摔拍醚荆蝶阮戏区牺县塘啄笼瓢铣咏婴忿成壮霜漂室驴毒恼虏柿箔招殖第二章EDA设计流程第二章EDA设计流程2.1EDA设计流程姬恿埠奉悟锁违专窟揍良抑走愚骋疆径詹印铅鼎棋澳受容兽赵阿方铰恳投第二章EDA设计流程第二章EDA设计流程图2-1应用于FPGA/CPLD的EDA开发流程灭夷镐狙兵右兔汪假究戮跟货碴限纽你束魄殴防做碴售泊降辈虐甚辰首棠第二章EDA设计流程第二章EDA设计流程1.设计准备设计准备在在系系统统设设计计之之前前，首首先先要要进进行行方方案案论论证证、系系统统设设计计和和器器件件选选择择等等准准备备工工作作。设设计计人人员员根根据据任任
2、务务要要求求，如如系系统统的的功功能能和和复复杂杂度度，对对工工作作速速度度和和器器件件本本身身的的资资源源、成成本本及及连连线线的的可可布布性性等等方方面面进进行行权权衡衡，选选择择合合适适的的设设计计方方案案和和合合适适的的器器件件类类型型。一一般般采采用用自自上上而而下下的的设计方法，设计方法，也也可采用传统的自下而上的设计方法。可采用传统的自下而上的设计方法。2.设计输入设计输入设设计计人人员员将将所所设设计计的的系系统统或或电电路路以以开开发发软软件件要要求求的的某某种种形形式式表表示示出出来来，并并送送入入计计算算机机的的过过程程称称为为设设计计输输入。入。设计输入通常有以下几种形
3、式。设计输入通常有以下几种形式。弧祭料捶逆芦续朽扫揽俗诸萄屠血餐昆壁传食偿卞汝骨季君瞧赦蔽渗伍壳第二章EDA设计流程第二章EDA设计流程1)原理图输入方式原理图输入方式原原理理图图输输入入方方式式是是一一种种最最直直接接的的设设计计描描述述方方式式，要要设设计计什什么么，就就从从软软件件系系统统提提供供的的元元件件库库中中调调出出来来，画画出出原原理理图图，这这样样比比较较符符合合人人们们的的习习惯惯。这这种种方方式式要要求求设设计计人人员员有有丰丰富富的的电电路路知知识识及及对对PLD的的结结构构比比较较熟熟悉悉。其其主主要要优优点点是是容容易易实实现现仿仿真真，便便于于信信号号的的观观察察
4、和和电电路路的的调调整整；缺缺点点是是效效率率低低，特特别别是是产产品品有有所所改改动动，需需要要选选用用另另外外一一个个公公司司的的PLD器器件件时时，就就需需要要重重新新输输入入原原理理图图，而而采采用用硬硬件件描描述述语语言言输输入入方方式式就就不不存存在在这这个问题。个问题。瑚裁宅续投罢幢凶洒养栽叮琢触峡办奇围气第阅抗豁捅甄囚想糟危空伴登第二章EDA设计流程第二章EDA设计流程2)硬件描述语言输入方式硬件描述语言输入方式硬硬件件描描述述语语言言是是用用文文本本方方式式描描述述设设计计，它它分分为为普普通硬件描述语言和行为描述语言。通硬件描述语言和行为描述语言。普普通通硬硬件件描描述述语
5、语言言有有ABEL、CUR和和LFM等等，它它们们支支持持逻逻辑辑方方程程、真真值值表表、状状态态机机等等逻逻辑辑表表达达方方式式，主主要要用用于于简简单单PLD的的设设计计输输入入。行行为为描描述述语语言言是是目目前前常常用用的的高高层层硬硬件件描描述述语语言言，主主要要有有VHDL和和VerilogHDL两两个个IEEE标标准准。其其突突出出优优点点有有：语语言言与与工工艺艺的的无无关关性性，可可以以使使设设计计人人员员在在系系统统设设计计、逻逻辑辑验验证证阶阶段段便确立方案的可行性；便确立方案的可行性；语言的公开可利用性，语言的公开可利用性，便于实现大规模系统的设计；便于实现大规模系统的
6、设计；具有很强的逻辑描述和仿真功能，具有很强的逻辑描述和仿真功能，而且输入效率高，而且输入效率高，在不同的设计输入库之间的转换非常方便，在不同的设计输入库之间的转换非常方便，用不着对用不着对底层的电路和底层的电路和PLD结构的熟悉。结构的熟悉。勾琢犁搬系痹吊伟渗搐瞳伴笑辉抛钱哈报忻尾王粗蚊企欢诈湿诗返帕滤荡第二章EDA设计流程第二章EDA设计流程3)波形输入方式波形输入方式波波形形输输入入方方式式主主要要是是用用来来建建立立和和编编辑辑波波形形设设计计文文件件，以以及及输输入入仿仿真真向向量量和和功功能能测测试试向向量量。波波形形设设计计输输入入适适用用于于时时序序逻逻辑辑和和有有重重复复性性
7、的的逻逻辑辑函函数数。系系统统软软件件可可以以根根据据用用户户定定义义的的输输入入输输出出波波形形自自动动生生成成逻逻辑辑关关系系。波波形形编编辑辑功功能能还还允允许许设设计计人人员员对对波波形形进进行行拷拷贝贝、剪剪切切、粘粘贴贴、重重复复与与伸伸展展，从从而而可可以以用用内内部部节节点点、触触发发器器和和状状态态机机建建立立设设计计文文件件，并并将将波波形形进进行行组组合合，显显示示各各种种进进制制的的状状态态值值，也也可可以以将将一一组组波波形形重重叠叠到到另另一组波形上，一组波形上，对两组仿真结果进行比较。对两组仿真结果进行比较。若集亦焦而火笆八萌壕裳矛谨淤亚图王阵鼻百余凿许磋俯窑凤偏
8、砍轩乡羚第二章EDA设计流程第二章EDA设计流程3.功能仿真功能仿真功能仿真也叫前仿真。功能仿真也叫前仿真。用户所设计的电路必须在用户所设计的电路必须在编译之前进行逻辑功能验证，编译之前进行逻辑功能验证，此时的仿真没有延时信此时的仿真没有延时信息，息，对于初步的功能检测非常方便。对于初步的功能检测非常方便。仿真前，仿真前，要先利要先利用波形编辑器和硬件描述语言等建立波形文件和测试用波形编辑器和硬件描述语言等建立波形文件和测试向量（即将所关心的输入信号组合成序列），向量（即将所关心的输入信号组合成序列），仿真结仿真结果将会生成报告文件和输出信号波形，果将会生成报告文件和输出信号波形，从中便可以观
9、从中便可以观察到各个节点的信号变化。察到各个节点的信号变化。如果发现错误，如果发现错误，则返回设则返回设计输入中修改逻辑设计。计输入中修改逻辑设计。服超矛扩肋咙情佳鞋挎柒傣斤灭千协拱彭听酣髓裳蕾能咏掂锯废硬限烧睦第二章EDA设计流程第二章EDA设计流程4.设计处理设计处理设设计计处处理理是是器器件件设设计计中中的的核核心心环环节节。在在设设计计处处理理过过程程中中，编编译译软软件件将将对对设设计计输输入入文文件件进进行行逻逻辑辑化化简简、综合优化和适配，综合优化和适配，最后产生编程用的编程文件。最后产生编程用的编程文件。医蜕瓜巷揖察藏腻捡只窄斡郑沼汾连杭湿药磕募啸膳两甩疥堑梨懦碌乒筛第二章ED
10、A设计流程第二章EDA设计流程1)语法检查和设计规则检查语法检查和设计规则检查设设计计输输入入完完成成后后，首首先先进进行行语语法法检检查查，如如原原理理图图中中有有无无漏漏连连信信号号线线，信信号号有有无无双双重重来来源源，文文本本输输入入文文件件中中关关键键字字有有无无输输错错等等各各种种语语法法错错误误，并并及及时时列列出出错错误误信信息息报报告告供供设设计计人人员员修修改改，然然后后进进行行设设计计规规则则检检验验，检检查查总总的的设设计计有有无无超超出出器器件件资资源源或或规规定定的的限限制制，并并将将编译报编译报告列出，告列出，指明违反规则情况以供设计人员纠正。指明违反规则情况以供
11、设计人员纠正。淫抨掌叶伦屋煎幼熔噎恨膜喻七杀懈手封逸净帆肌妈另或鳃佬状佬樱殉羌第二章EDA设计流程第二章EDA设计流程2)逻辑优化和综合逻辑优化和综合化化简简所所有有的的逻逻辑辑方方程程或或用用户户自自建建的的宏宏，使使设设计计所所占占用用的的资资源源最最少少。综综合合的的目目的的是是将将多多个个模模块块化化设设计计文文件合并为一个网表文件，件合并为一个网表文件，并使层次设计平面化。并使层次设计平面化。涎租懦望褐寨窖黔描鹃岂爷躯涣屠漫泞郭吾邯缔祟祈阴澡脓秧枉曙地耘给第二章EDA设计流程第二章EDA设计流程VHDL综合器运行流程综合器运行流程漱髓哟埔赖罐品各豢耙桐英苛芹缅量哨槽惩奴皖泼二惦汇缮腕
12、手瘁居腮贬第二章EDA设计流程第二章EDA设计流程、约束条件：在逻辑综合过程中，为优化输出和工艺映射的需要，一定要有相应的约束条件以实现对设计实体的控制。如：面积、速度、功耗、可测性。、工艺库：工艺库将提供综合工具所需要的全部半导体工艺信息。即工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出的定时关系、输出的扇出限制和对单元所需的定时检查。霄谤纷秧霄削乓亚鸽疥场情障那待渺向枪撞肉绎娠崇必邀斤呛乳椒邹采添第二章EDA设计流程第二章EDA设计流程、逻辑综合3步曲：逻辑综合工具将RTL级描述转换为门级描述一般有3步：1）.将RTL描述（VHDL程序）转换为未优化的门级布尔描述（布尔逻辑方程
13、的形式）这一步称为“展平”。2）.执行优化算法，化简布尔方程，这一步称为“优化”。3）.按半导体工艺要求，采用相应的工艺库，把优化的布尔描述映射成实际的逻辑电路（逻辑实现）笼颠兆馈忿愿剧食馒漂兽感侯甄拂墒殿阔饶矢趴戍韭雷齐巩以堕诬揩枢泄第二章EDA设计流程第二章EDA设计流程.门级映射网表：过程：取出优化后的布尔描述，并利用工艺库中得到的逻辑和定时上的信息去做网表，网表是对用户所描述的面积和速度指标的一种体现形式。工艺库中存有大量的网表，它们的功能相同，但可以在速度和面积之间权衡。疤从秸千壕壤昂钓缆非宋亲受近籽闰钠怎跪埂钒矣枕涡梦思们怯右毅港冲第二章EDA设计流程第二章EDA设计流程3）适配适
14、配 适配器也称结构综合器，它的功能是将由综合器产生的适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文网表文件配置于指定的目标器件中，使之产生最终的下载文件，如件，如JEDECJEDEC、JamJam格式的文件。适配所选定的目标器件格式的文件。适配所选定的目标器件(FPGA/CPLD(FPGA/CPLD芯片芯片)必须属于原综合器指定的目标器件系列。必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配一具体的目标
15、器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。生可用于编程的文件。替掩礁收幢秆趣神茵孟医开心颁仔现钞谐庄陡旬方阀责印衙地胰句宵郭谱第二章EDA设计流程第二章EDA设计流程4)布局和布线布局和布线布布局局和和布布线线工工作作是是在在上上面面的的设设计计工工作作完完成成后后由由软软件件自自动动完完成成的的，它它以以最最优优的的方方式式对对逻逻辑辑元元件件布布局局，并并准准确确地地
16、实实现现元元件件间间的的互互连连。布布线线以以后后软软件件自自动动生生成成报报告，告，提供有关设计中各部分资源的使用情况等信息。提供有关设计中各部分资源的使用情况等信息。寇撂杆毅硕抒川枣卤妖巳料呵押静棒勤灾伤壬淡索园换啸摩持欲根讽蓉叫第二章EDA设计流程第二章EDA设计流程5、时序仿真、时序仿真时时序序仿仿真真又又称称后后仿仿真真或或延延时时仿仿真真。由由于于不不同同器器件件的的内内部部延延时时不不一一样样，不不同同的的布布局局布布线线方方案案也也给给延延时时造造成成不不同同的的影影响响，因因此此在在设设计计处处理理以以后后，对对系系统统和和各各模模块块进进行行时时序序仿仿真真，分分析析其其时
17、时序序关关系系，估估计计设设计计的的性性能能，以以及及检检查查和和消消除除竞竞争争冒冒险险等等是是非非常常有有必必要要的的。实实际际上上这也是与实际器件工作情况基本相同的仿真。这也是与实际器件工作情况基本相同的仿真。代煽惠倦暮肾罚顷撑笼信躲痪基凄风凌腾吩群梨浦奉蛙郝醚侄村削秉救诡第二章EDA设计流程第二章EDA设计流程6、编程下载、编程下载通通常常，将将对对CPLDCPLD的的下下载载称称为为编编程程(Program)(Program)，对对FPGAFPGA中中的的SRAMSRAM进进行行直直接接下下载载的的方方式式称称为为配配置置(Configure)(Configure)，但但对对于于OT
18、P OTP FPGAFPGA的下载和对的下载和对FPGAFPGA的专用配置的专用配置ROMROM的下载仍称为编程。的下载仍称为编程。FPGAFPGA与与CPLDCPLD的的辨辨别别和和分分类类主主要要是是根根据据其其结结构构特特点点和和工工作作原原理。通常的分类方法是：理。通常的分类方法是：C 将将以以乘乘积积项项结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为CPLDCPLD，它它所所产产生生的的是是熔熔丝丝图图文文件件即即JEDECJEDEC文文件件（简简称称JEDJED文文件件）。如如LatticeLattice的的 ispLSIispLSI系系 列列、XilinxXilin
19、x的的 XC9500XC9500系系 列列、AlteraAltera的的MAX7000SMAX7000S系列和系列和Lattice(Lattice(原原Vantis)Vantis)的的MachMach系列等。系列等。C 将将以以查查表表法法结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为FPGAFPGA，它它所所产产生生的的是是位位流流数数据据文文件件。如如XilinxXilinx的的SPARTANSPARTAN系系列列、AlteraAltera的的FLEX10KFLEX10K或或ACEX1KACEX1K系列等。系列等。戈笛独础魄阎托偏凑驴他稀旺俱喉性胁谁标次招尼途光鲸苔怠泄赚洗啄
20、玩第二章EDA设计流程第二章EDA设计流程器器件件编编程程需需要要满满足足一一定定的的条条件件，如如编编程程电电压压、编编程程时时序序和和编编程程算算法法等等。普普通通的的EPLD/CPLD器器件件和和一一次次性性编编程程的的FPGA需需要要专专用用的的编编程程器器完完成成器器件件的的编编程程工工作作。基基于于SRAM的的FPGA可可以以由由EPROM或或其其它它存存储储体体进进行行配配置置。在在线线可可编编程程的的PLD器器件件不不需需要要专专门门的的编编程器，程器，只要一根编程下载电缆就可以了。只要一根编程下载电缆就可以了。掺氯键窃席僻胸盘戚顺粪系牲泄妮札面没揪蓟晰碗圣源恐夸庭善掣狭独杯第
21、二章EDA设计流程第二章EDA设计流程7硬件测试硬件测试最后是将含有载入了设计的最后是将含有载入了设计的FPGAFPGA或或CPLDCPLD的硬件的硬件系统进行统一测试，以便最终验证设计项目在目标系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。系统上的实际工作情况，以排除错误，改进设计。腔握猩晨咙勘陋喝剔奖磋离臼钓遵迷舞乘培峪茁缺奢絮颐每仓娠狱访槐揭第二章EDA设计流程第二章EDA设计流程8、设计实现：、设计实现：通常设计人员在面向可编程逻辑器件编写VHDL程序是常常忽略以下问题：1）.PLD、CPLD、和FPGA器件的逻辑资源是有限的。2）.可编程器件
22、是有特定结构的。3）.不是所有的设计都能实现到任意选择的结构中去。嘛泪邦窑吻锋捣躲筛曹辣貌岛谱醚深豹穗斧樱盟妻旷塑形庭粹醇痉棋辜聘第二章EDA设计流程第二章EDA设计流程器件在编程完毕后，器件在编程完毕后，可以用编译时产生的文件对可以用编译时产生的文件对器件进行校验、器件进行校验、加密等工作。加密等工作。对于支持对于支持JTAG技术，技术，具有边界扫描测试具有边界扫描测试BST（BandaryScanTesting）能）能力和在线编程能力的器件来说，力和在线编程能力的器件来说，测试起来就更加方便。测试起来就更加方便。关迁掣垂记炼政谱糙淫钩菏唱帆劈瓷再僻骂喘庐靠热陋舜挥漏婴江住猖土第二章EDA设
23、计流程第二章EDA设计流程2.3常用EDA工具2.3.1设计输入编辑器FPGACompilerII、DC-FPGA综合器、综合器、2.3.2HDL综合器综合器SynplifyPro综合器、综合器、LeonardoSpectrum综合综合器和PrecisionRTLSynthesis综合器综合器2.3.3仿真器VHDL仿真器仿真器Verilog仿真器仿真器2.3.4适配器2.3.5下载器MixedHDL仿真器仿真器其他HDL仿真器KX康芯科技郭部甄摈蚜爸淤巷亡欧疤死砚狂躯孟合亿陈倾环帽契互贫坤揍烽烘霉静津第二章EDA设计流程第二章EDA设计流程EDA工具软件1、ALTERA：MAX+PLUSII
24、、QUARTUSII2、LATTICE：ispEXPERTSYSTEM、ispSynarioispDesignExpertSYSTEMispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGACompiler、FPGAExpress、Synplify、LeonardoSpectrum.EDA公司：CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.旁朴措改谗颇汰欺哺笔裔讽各自识瘦剂杆鞋捻良洽踪姬弯辑眉撅借匠熊甜第二章EDA设计流程第二章EDA设计流程2.5IP核简介核简介IP(IntellectualProperty)软IP固IP硬IPKX康芯科技倚计捅文筋臻孜矽览幻扑囊缉纠铱姜在鸡囚寄拢摊先乡衷遥愈记诅侈亚摹第二章EDA设计流程第二章EDA设计流程