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1、第第5 5章章第第5章：章：5.1 8088的引脚信号和总线形成的引脚信号和总线形成外外部部特特性性表表现现在在其其引引脚脚信信号号上上，学学习习时请特别关注以下几个方面：时请特别关注以下几个方面：指指引引脚脚信信号号的的定定义义、作作用用；通通常常采采用用英英文文单单词词或或其其缩缩写表示写表示信信号号从从芯芯片片向向外外输输出出，还还是是从从外外部部输输入入芯芯片片，或者是双向的或者是双向的起起作作用用的的逻逻辑辑电电平平高高、低低电电平平有有效效上上升、下降边沿有效升、下降边沿有效输输出出正正常常的的低低电电平平、高高电电平平外外，还还可可以以输输出出高高阻的第三态阻的第三态 有效电平有
2、效电平 三态能力三态能力 信号的流向信号的流向 引脚的功能引脚的功能第第5章：章：8088的引脚图的引脚图12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCA15A16/S3A17/S4A18/S5A19/S6SS0*(HIGH)MN/MX*RD*HOLD (RQ)*/GT0*)HLDA (RQ1*/GT1*)WR*(LOCK*)M/IO (
3、S2*)DT/R*(S1*)DEN (S0)ALEINTATEST*READYRESET808812345678910111213141516171819204039383736353433323130292827262524232221 GAD AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GADVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE (HIGH)MN/MXRDHOLD (RQ/GT)HLDA (RQ/GT)WR (LOCK)M/IO (S3)D
4、T/R (S3DEN (S3ALEINTATESTREADYRESET8086 8086引脚图引脚图第第5章：章：5.1.1 8088/8086的两种组态模式的两种组态模式两种组态构成两种不同规模的应用系统两种组态构成两种不同规模的应用系统最小组态模式最小组态模式构成小规模的应用系统构成小规模的应用系统8088本身提供所有的系统总线信号本身提供所有的系统总线信号最大组态模式最大组态模式构构成成较较大大规规模模的的应应用用系系统统，例例如如可可以以接接入入数数值值协处理器协处理器80878088和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号第第5章：章：5.1.1 80
5、88/8086的两种组态模式的两种组态模式（续）（续）两种组态利用两种组态利用MN/MX引脚区别引脚区别MN/MXMN/MX接高电平为最小组态模式接高电平为最小组态模式MN/MXMN/MX接低电平为最大组态模式接低电平为最大组态模式两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别IBM PC/XTIBM PC/XT采用最大组态采用最大组态通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低电平有效第第5章：章：5.1.2 最小组态的引脚信号最小组态的引脚信号(8088)分类学习这分类学习这40个引脚（总线）信号个引脚（
6、总线）信号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引脚5.其它引脚其它引脚第第5章：章：1.数据和地址引脚数据和地址引脚AD7 AD0（Address/Data）地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态在在访访问问存存储储器器或或外外设设的的总总线线操操作作周周期期中中，这这些些引引脚脚在在第第一一个个时时钟钟周周期期输输出出存存储储器器或或I/O端口的低端口的低8位地址位地址A7 A0其他时间用于传送其他时间用于传送8位数据位数据D7 D0第第5章：章：1.数据和地址引脚
7、数据和地址引脚（续（续1）A15 A8（Address）中间中间8位位地址引脚地址引脚，输出、三态，输出、三态这这些些引引脚脚在在访访问问存存储储器器或或外外设设时时，提提供供全全部部20位地址中的中间位地址中的中间8位地址位地址A15 A8第第5章：章：1.数据和地址引脚数据和地址引脚（续（续2）A19/S6 A16/S3（Address/Status）地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态这这些些引引脚脚在在访访问问存存储储器器的的第第一一个个时时钟钟周周期期输出高输出高4位地址位地址A19 A16在在访访问问外外设设的的第第一一个个时时钟钟周周期期全全部部输输
8、出出低低电平无效电平无效其他时间输出状态信号其他时间输出状态信号S6 S3第第5章：章：2.读写控制引脚读写控制引脚ALE（Address Latch Enable）地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效ALE引引脚脚高高有有效效时时，表表示示复复用用引引脚脚：AD7 AD0和和A19/S6 A16/S3正在传送地址信息正在传送地址信息由由于于地地址址信信息息在在这这些些复复用用引引脚脚上上出出现现的的时时间间很很短短暂暂，所所以以系系统统可可以以利利用用ALE引引脚脚将将地址锁存起来地址锁存起来第第5章：章：2.读写控制引脚读写控制引脚（续（续1）IO/M（
9、Input and Output/Memory）I/O或存储器访问或存储器访问，输出、三态，输出、三态该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问I/O端端口口，这这时时地地址址总总线线A15 A0提提供供16位位I/O口口地址地址该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址址总总线线A19 A0提提供供20位位存存储储器地址器地址第第5章：章：2.读写控制引脚读写控制引脚（续（续2）WR（Write）写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效有有效效时时，表表示示CPU正正在在写写出出数数据据给给存存储储器
10、器或或I/O端口端口RD（Read）读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效有有效效时时，表表示示CPU正正在在从从存存储储器器或或I/O端端口口读入数据读入数据第第5章：章：2.读写控制引脚读写控制引脚（续（续3）IO/M*、WR*和和RD*是最基本的控制信号是最基本的控制信号组合组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高第第5章：章：2.读写控制引脚读写控制引脚（续（续4）READY存储器或存储器或I/O口就绪口就绪，输入
11、、高电平有效，输入、高电平有效总线操作周期中，总线操作周期中，CPU会测试该引脚会测试该引脚如果测到高有效，如果测到高有效，CPU直接进入下一步直接进入下一步如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期等等待待周周期期中中仍仍然然要要监监测测READY信信号号，确确定定是否继续插入等待周期是否继续插入等待周期第第5章：章：2.读写控制引脚读写控制引脚（续（续5）DEN*（Data Enable）数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效有有效效时时，表表示示当当前前数数据据总总线线上上正正在在传传送送数数据，可利用他来控制对数据总线的驱动据，可利用他来控
12、制对数据总线的驱动 DT/R*（Data Transmit/Receive）数据发送数据发送/接收接收，输出、三态，输出、三态该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向高电平时数据自高电平时数据自CPU输出（发送）输出（发送）低电平时数据输入低电平时数据输入CPU（接收）（接收）第第5章：章：2.读写控制引脚读写控制引脚（续（续6）SS0*（System Status 0）最小组态模式下的最小组态模式下的状态输出状态输出信号信号它它与与IO/M*和和DT/R*一一道道，通通过过编编码码指指示示CPU在最小组态下的在最小组态下的8种工作状态：种工作状态：1.取指取指5.中断响应
13、中断响应2.存储器读存储器读6.I/O读读3.存储器写存储器写7.I/O写写5.过渡状态过渡状态8.暂停暂停第第5章：章：3.中断请求和响应引脚中断请求和响应引脚INTR（Interrupt Request）可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输入、高电平有效有有效效时时，表表示示请请求求设设备备向向CPU申申请请可可屏屏蔽蔽中断中断该该中中断断请请求求是是否否响响应应受受控控于于IF（中中断断允允许许标志）、可以被屏蔽掉标志）、可以被屏蔽掉第第5章：章：3.中断请求和响应引脚中断请求和响应引脚（续（续1）INTA*（Interrupt Acknowledge）可屏蔽中断响应可屏蔽
14、中断响应，输出、低电平有效，输出、低电平有效有有效效时时，表表示示来来自自INTR引引脚脚的的中中断断请请求求已已被被CPU响应，响应，CPU进入中断响应周期进入中断响应周期第第5章：章：3.中断请求和响应引脚中断请求和响应引脚（续（续2）NMI（Non-Maskable Interrupt）不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效有效表示外界向有效表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断该该中中断断请请求求不不能能被被CPU屏屏蔽蔽，所所以以优优先先级级别高于别高于INTR（可屏蔽中断）（可屏蔽中断）主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数
15、据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障第第5章：章：5.总线请求和响应引脚总线请求和响应引脚HOLD总总线线保保持持（即即总总线线请请求求），输输入入、高高电电平平有效有效有有效效时时，表表示示总总线线请请求求设设备备向向CPU申申请请占占有总线有总线该该信信号号从从有有效效回回到到无无效效时时，表表示示总总线线请请求求设设备备对对总总线线的的使使用用已已经经结结束束，通通知知CPU收收回对总线的控制权回对总线的控制权第第5章：章：5.总线请求和响应引脚总线请求和响应引脚（续（续1）HLDA（HOLD Acknowledge）总线保
16、持响应总线保持响应（总线响应），输出、高电平有效（总线响应），输出、高电平有效有效表示有效表示CPU已响应总线请求并已将总线释放已响应总线请求并已将总线释放此此时时CPU的的地地址址总总线线、数数据据总总线线及及具具有有三三态态输输出出能能力力的的控控制制总总线线将将全全面面呈呈现现高高阻阻，使使总总线线请请求求设设备可以顺利接管总线备可以顺利接管总线待待到到总总线线请请求求信信号号HOLD无无效效，总总线线响响应应信信号号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权第第5章：章：5.其它引脚其它引脚RESET 复位请求复位请求，输入、高电平有效，输入、高电平有效
17、当当RESET为为高高电电平平时时，CPU将将被被复复位位。复复位位后后DS、SS、ES、IP、F等等内内部部寄寄存存器器均均清清零零，CS寄寄存存器器为为FFFFH。即即，当当RESET信信号号变变低低启启动动是是，CPU的的启启动动入入口口地地址址为为FFFF0H该该信信号号有有效效，将将使使CPU回回到到其其初初始始状状态态；当当他他再再度度返返回回无无效效时时，CPU将将重重新新开开始始工工作作第第5章：章：5.其它引脚其它引脚（续（续1）CLK（Clock）时钟输入时钟输入系统通过该引脚给系统通过该引脚给CPU提供内部定时信号提供内部定时信号8088的标准工作时钟为的标准工作时钟为5
18、MHzIBM PC/XT机机的的8088采采用用了了4.77MHz的的时时钟钟，其时钟周期约为其时钟周期约为210ns第第5章：章：5.其它引脚其它引脚（续（续2）Vcc电源输入电源输入，向，向CPU提供提供5V电源电源GND接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX*（Minimum/Maximum）组态选择组态选择，输入，输入接接高高电电平平时时，8088引引脚脚工工作作在在最最小小组组态态；反之，反之，8088工作在最大组态工作在最大组态第第5章：章：5.其它引脚其它引脚（续（续3）TEST*测试测试，输入、低电平有效，输入、低电平有效使使用用协协处处理理器器8087时
19、时，通通过过该该引引脚脚和和WAIT指令，可使指令，可使8088与与8087的操作保持同步的操作保持同步最大模式引脚定义请求/允许总线访问控制30，31双向总线优先权锁定控制29输出、三态总线周期状态2628输出、三态QSl、QS0指令队列状态24，25输出黄玉清制作电气12级微机原理最大模式特点：最大模式特点：MN/MX（33引脚引脚）引线接地时，处于最大模式。引线接地时，处于最大模式。QS1、QS2（25、24引脚引脚）：队列状态信号。队列状态信号。0 0 无无 操作操作 0 1 取走指令队列第一个字节取走指令队列第一个字节 1 0 队列空队列空 1 1 取走指令队列后续字节代码取走指令队
20、列后续字节代码 需要总线控制器来变换和组合控制信号。需要总线控制器来变换和组合控制信号。8086/8088CPU8086/8088CPU的最大模式的最大模式的最大模式的最大模式黄玉清制作电气12级微机原理 S2、S1、S0：输出（输出（28、27、26引脚引脚）0 0 0 中断响应中断响应 0 0 1 读读I/O口口 0 1 0 写写I/O口口 0 1 1 暂存暂存 1 0 0 取指令取指令 1 0 1 读存储器读存储器 1 1 0 写存储器写存储器 1 1 1 无源状态无源状态8086/8088CPU8086/8088CPU的最大模式引脚定义的最大模式引脚定义的最大模式引脚定义的最大模式引脚
21、定义黄玉清制作电气12级微机原理 8086/8088CPU8086/8088CPU的最大模式下引脚定义的最大模式下引脚定义的最大模式下引脚定义的最大模式下引脚定义RQ/GT1、RQ/GT0（30、31引脚）引脚）双向双向,请求请求/允许信号允许信号可供可供CPU以外的两个处理器发总线请求以外的两个处理器发总线请求/允许信号。允许信号。RQ/GT0优先级比优先级比RQ/GT1更高。更高。LOCK（29引脚）引脚）输出，三态输出，三态总线锁定信号，由指令的前缀产生。总线锁定信号，由指令的前缀产生。最大模式为多处理器系统，共用一条外部总线，最大模式为多处理器系统，共用一条外部总线，需要增加总线控制器
22、，来完成多处理器的分时需要增加总线控制器，来完成多处理器的分时控制。控制。黄玉清制作电气12级微机原理 80888088引脚与引脚与80868086引脚的不同之处引脚的不同之处 (1)8086 CPU(1)8086 CPU的指令预取队列为的指令预取队列为6 6个字节，而个字节，而8088 CPU8088 CPU只只有有4 4个字节。个字节。(2)8086 CPU(2)8086 CPU的的AD15AD15AD0AD0为地址为地址/数据双向分时复用的，数据双向分时复用的，而而8088 CPU8088 CPU只有只有AD7AD7AD0AD0，为地址、数据双向分时复用的，为地址、数据双向分时复用的，A
23、15A15A8A8仅用于输出地址信号。在仅用于输出地址信号。在1616位数据操作时，位数据操作时，80868086只需一个只需一个总线周期就可完成，总线周期就可完成，80888088则需要两个总线周期来完成，因此则需要两个总线周期来完成，因此80888088的速度较的速度较80868086要慢些。要慢些。黄玉清制作电气12级微机原理 (3)8086(3)8086的引脚的引脚2828为为M/IOM/IO，即，即CPUCPU访问内存时该引脚输出访问内存时该引脚输出高电平，访问接口时则输出低电平。对于高电平，访问接口时则输出低电平。对于80888088而言，该引脚的而言，该引脚的状态正好相反，变为状
24、态正好相反，变为IO/MIO/M。(4)8088(4)8088中无中无BHE/SBHE/S7 7信号，该引脚为信号，该引脚为SSSS0 0状态信号线。该引状态信号线。该引脚在最大方式下保持高电平，在最小方式下等效于最大方式下脚在最大方式下保持高电平，在最小方式下等效于最大方式下S S0 0的作用，的作用，SSSS0 0与与IO/MIO/M、DT/RDT/R组合以确定当前的总线周期，组合以确定当前的总线周期，IO/MIO/M、DT/RDT/R与与SS0SS0的编码如下所示。的编码如下所示。黄玉清制作电气12级微机原理 IO/MIO/M、DT/RDT/R、SSSS0 0编码表编码表IO/DT/SS
25、0总线操作100中断响应101读I/O端口110写I/O端口111暂停000取指001读存储器010写存储器011无效第第5章：章：“引脚引脚”小结小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号可以分成三类信号8位数据线：位数据线：D0 D720位地址线：位地址线：A0 A19控制线：控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有问题！有问题！第第5章：章：“引脚引脚”提问提问提问之一：提问之一：CPU引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？解答：总线形成解答：总
26、线形成提问之二：提问之二：CPU引引脚脚是是如如何何相相互互配配合合，实实现现总总线线操操作作、控制系统工作的呢？控制系统工作的呢？解答：总线时序解答：总线时序8088/80868088/8086总线形成总线形成总线形成总线形成 当当8088CPU与存储器和外设构成一个计算机系统时，根据所连接的存储器与存储器和外设构成一个计算机系统时，根据所连接的存储器 和外设的规模，和外设的规模，8088可以有两种不同的组态。可以有两种不同的组态。1.最小组态最小组态 当所连的当所连的存储器容量不大存储器容量不大，I/O端口不多端口不多时。时。系统的地址总线系统的地址总线CPU的的AD0AD7,A8A15,
27、A15A19 通过通过地址锁存器地址锁存器8282 构成。构成。系统的数据总线系统的数据总线直接由直接由AD0AD7提供，或通过提供，或通过数据收发器数据收发器8286供给。供给。系统的控制总线系统的控制总线直接由直接由CPU的控制线的控制线供给。供给。2.最大组态最大组态 当要构成的当要构成的系统较大系统较大，要求较强的驱动能力时。，要求较强的驱动能力时。系统地址总线系统地址总线CPU的的AD0AD7,A8A15,A15A19 通过通过地址锁存器地址锁存器8282 构成。构成。系统的数据总线系统的数据总线或通过或通过数据收发器数据收发器8286供给。供给。系统的控制总线系统的控制总线通过通过
28、总线控制器总线控制器8288供给。供给。两种组态通过两种组态通过两种组态通过两种组态通过80888088引脚信号引脚信号引脚信号引脚信号MN/MXMN/MX决定。决定。决定。决定。5.15.1、3 3、8088系统总线系统总线最小模式最小模式仅支持单处理器仅支持单处理器主要需解决：主要需解决：地址与数据的分离地址与数据的分离地址锁存地址锁存电路实现方案电路实现方案用用3片片8位位的的锁锁存存器器8282实实现现地地址址锁锁存存。ALE为为锁锁存存控控制信号，制信号，OE#00使锁存的地址直接输出；使锁存的地址直接输出；用用1片片双双向向三三态态门门8286用用作作数数据据总总线线驱驱动动和和隔
29、隔离离，DT/R#作为方向控制，作为方向控制，DEN#作为开门信号；作为开门信号；其他控制信号由其他控制信号由8088直接产生。直接产生。AD7 AD0A15 A8A19/S6 A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19 A16A15 A8A7 A0D7 D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*第第5章：章：5.1.3 最小组态的总线形成最小组态的总线形成（1）20位地址总线位地址总线采用采用3个个三态透明锁存器三态透明锁存器8282进行进行锁存锁存和驱动和驱动
30、（2）8位数据总线位数据总线采用采用数据收发器数据收发器8286进行驱动进行驱动（3）系统控制信号）系统控制信号由由8088引脚直接提供引脚直接提供补充补充RESET TEST HOLD HLDA NMI INTR INTA M/IO WR RDREADY CLK READYMN/MX+5V系统总线系统总线控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 ALE BHE A19A16 AD15 AD 0 DT/R DEN8086CPUSTB 8282OETOE82868284A8086最小组态最小组态最大模式最大模式最大模式可支持多处理器可支持多处理器大大多多数数控控制制
31、信信号号是是由由总总线线控控制制器器8288对对S0#、S1#、S2#三三个个信信号号译译码码得得到到，如如DT/R#、ALE、DEN#、IOR#、IOW#、MEMR#、MEMW#信信号号。DB和和AB的构成基本同最小模式。的构成基本同最小模式。PC/XT机的总线采用了最大模式，但有三点区别：机的总线采用了最大模式，但有三点区别：地地址址总总线线驱驱动动用用2个个74LS373和和1个个74LS244代代替替3个个8282；数据总线驱动用数据总线驱动用74LS245代替代替8286；支持支持DMA传送。传送。最大模式下的连接示意图最大模式下的连接示意图8088CPU数据总线数据总线地址总线地址
32、总线地址地址锁存锁存数据数据收发收发ALE时钟发时钟发生生 器器总总 线线控制器控制器控制总线控制总线828282868288S0#S1#S2#RQ/GT0RQ/GT1 TEST NMI INTA S0 S1 S2 READYREADYRESETMN/MX控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 BHE A19A16 AD15 AD 0 DT/R DEN8086CPUSTB 8282OETOE82868284A系统总线系统总线S0 CLKS1 MROC S2 MWTCDEN IORCDT/R IOWCALE INTA8288BHECLK8086最大组态最大组态中央
33、中央处理器处理器8088协处协处理器理器8087总线总线驱动器驱动器总线总线控制器控制器8288RAM存储存储器器ROM存储存储器器8 级级中断中断电路电路4通道通道DMA8 通道通道定时定时/计数器计数器喇叭喇叭电路电路键盘键盘接口接口 8个个扩扩展展插插座座CBABDB时钟时钟信号信号发生器发生器8284IBM PC/XTIBM PC/XT机主板结构机主板结构机主板结构机主板结构IBM PC/XTIBM PC/XT的控制核心的控制核心的控制核心的控制核心中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制器控制器8288时钟时钟信号信号发生器发生器8284数
34、据数据收发器收发器CBABDB第第5章：补充：三态门和章：补充：三态门和D触发器触发器三三态态门门和和以以D触触发发器器形形成成的的锁锁存存器器是是微微机机接接口电路中最常使用的两类逻辑电路口电路中最常使用的两类逻辑电路三态门的作用：功率放大、导通开关三态门的作用：功率放大、导通开关器件共用总线时，一般使用三态电路：器件共用总线时，一般使用三态电路：需要使用总线的时候打开三态门；需要使用总线的时候打开三态门；不使用的时候关闭三态门，使之处于高阻不使用的时候关闭三态门，使之处于高阻D触发器的作用：信号保持，导通开关触发器的作用：信号保持，导通开关三态锁存第第5章：三态缓冲器（三态门）章：三态缓冲
35、器（三态门）T为低电平时：为低电平时：输出为高阻抗（三态）输出为高阻抗（三态）T为高点平时：为高点平时：输出为输入的反相输出为输入的反相TAF表示反相或低电平有效表示反相或低电平有效TAFTAFTAF三态门具有单向导通和三态的特性三态门具有单向导通和三态的特性第第5章：常用集成电路芯片章：常用集成电路芯片 74LS244双双4位单向缓冲器位单向缓冲器分成分成4位的两组位的两组每每组组的的控控制制端端连连接接在一起在一起控制端低电平有效控制端低电平有效输出与输入同相输出与输入同相每一位都是一个三态门，每一位都是一个三态门，每每4个三态门的控制端连接在一起个三态门的控制端连接在一起第第5章：双向三
36、态缓冲器章：双向三态缓冲器ABTOE*OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通双向三态门具有双向双向三态门具有双向导通和三态的特性导通和三态的特性第第5章：章：Intel 8286OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端8位双向缓冲器位双向缓冲器控控制制端端连连接接在在一一起起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相第第5章：常用集成电路芯片章：常用集成电路芯片 74LS2458位双向缓冲器位双向缓冲器控控制制端端连
37、连接接在在一一起起，低电平有效低电平有效可以双向导通可以双向导通输出与输入同相输出与输入同相E*0，导通，导通 DIR1 AB DIR0 ABE*1，不导通，不导通74LS245与与Intel 8286功能一样功能一样第第5章：章：D触发器触发器 D Q C Q电平锁电平锁存 D Q C Q上升沿锁存上升沿锁存负脉冲的上升沿负脉冲的上升沿D QC QSR带有异步置位清零的带有异步置位清零的电平控制的锁存器电平控制的锁存器电平锁存：电平锁存：高电平通过，低电平锁存高电平通过，低电平锁存上升沿锁存：上升沿锁存：通常用负脉冲触发锁存通常用负脉冲触发锁存第第5章：常用集成电路芯片章：常用集成电路芯片
38、74LS273具有异步清零的具有异步清零的TTL上升沿锁存器上升沿锁存器每一位都是一个每一位都是一个D触发器，触发器，8个个D触发器的控制端连接在一起触发器的控制端连接在一起第第5章：三态缓冲锁存器（三态锁存器）章：三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节第第5章：章：Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起第第5章：常用集成电路芯片章：常用集成电路芯片
39、 74LS373具有三态输出的具有三态输出的TTL电平锁存器电平锁存器LE 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚74LS373与与Intel 8282功能一样功能一样第第5章：章：5.2 8088的总线时序的总线时序时时序序（Timing）是是指指信信号号高高低低电电平平（有有效效或或无效）变化及相互间的时间顺序关系无效）变化及相互间的时间顺序关系CPU时序决定系统各部件间的同步和定时时序决定系统各部件间的同步和定时微微型型计计算算机机系系统统内内的的所所有有操操作作都都要要按按统统一一的的时钟节拍进行。时钟节拍进行。总线时序描述总线时序描述CPU引脚如何实现引脚如何实现总线
40、操作总线操作什么是什么是总线操作总线操作？80868086的的总总线线操操作作包包括括：存存储储器器的的读读/写写操操作作、I/OI/O端端口口的的输输入入/输输出出操操作作、中中断断响响应应操操作作、总线请求和响应操作等。总线请求和响应操作等。每每项项总总线线操操作作需需要要的的时时间间，称称之之为为总总线线周周期期。典型的总线周期由典型的总线周期由4 4个时钟周期构成。个时钟周期构成。不不同同的的总总线线操操作作需需要要不不同同的的总总线线信信号号，而而“总总线线时时序序”则则是是对对这这些些信信号号的的变变化化进进行行时间顺序的描述。时间顺序的描述。第第5章：章：5.2 8088的总线时
41、序的总线时序（续（续1）总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作8088的总线操作主要有：的总线操作主要有：存储器读、存储器读、I/O读操作读操作存储器写、存储器写、I/O写操作写操作中断响应操作中断响应操作总线请求及响应操作总线请求及响应操作CPU正正在在进进行行内内部部操操作作、并并不不进进行行实实际际对对外外操操作的空闲状态作的空闲状态Ti描述总线操作的微处理器时序有三级描述总线操作的微处理器时序有三级指令周期指令周期 总线周期总线周期 时钟周期时钟周期什么是什么是指令、总线和时钟周期指令、总线和时钟周期？第第5章：章：5.2 8088的总线时序的总线时
42、序（续（续2）指指令令周周期期是是指指一一条条指指令令经经取取指指、译译码码、读读写写操操作作数数到到执执行行完完成成的的过过程程。若若干干总总线线周周期期组组成成一一个个指指令周期令周期总总线线周周期期是是指指CPU通通过过总总线线操操作作与与外外部部（存存储储器器或或I/O端口）进行一次数据交换的过程端口）进行一次数据交换的过程8088的基本总线周期需要的基本总线周期需要4个个时钟周期时钟周期4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态”时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数
43、当需要延长总线周期时插入等待状态当需要延长总线周期时插入等待状态TwCPU进进行行内内部部操操作作，没没有有对对外外操操作作时时，其其引引脚脚就就处于空闲状态处于空闲状态Ti何时有何时有总线周期总线周期？演示第第5章：章：5.2 8088的总线时序的总线时序（续（续3）任任何何指指令令的的取取指指阶阶段段都都需需要要存存储储器器读读总总线线周周期期，读取的内容是指令代码读取的内容是指令代码任任何何一一条条以以存存储储单单元元为为源源操操作作数数的的指指令令都都将将引引起起存存储储器器读读总总线线周周期期，任任何何一一条条以以存存储储单单元元为为目目的的操作数的指令都将引起操作数的指令都将引起存
44、储器写总线周期存储器写总线周期只只有有执执行行IN指指令令才才出出现现I/O读读总总线线周周期期，执执行行OUT指令才出现指令才出现I/O写总线周期写总线周期CPU响应可屏蔽中断时生成中断响应总线周期响应可屏蔽中断时生成中断响应总线周期如何实现如何实现同步同步？第第5章：章：5.2 8088的总线时序的总线时序（续（续4）总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键CPU总线周期采用总线周期采用同步时序同步时序：各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准当当相相互互不不能能配配合合时时，快快速速部部件件（CPU）插插入入等等待状态等待慢速部件（待状态等待慢速部
45、件（I/O和存储器）和存储器）CPU与与外外设设接接口口常常采采用用异异步步时时序序，它它们们通通过应答联络信号实现同步操作过应答联络信号实现同步操作第第5章：章：5.2.1 最小组态的总线时序最小组态的总线时序本节展开微处理器最基本的本节展开微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写总线周期I/O读总线周期读总线周期I/O写总线周期写总线周期黄玉清制作电气12级微机原理1 1、存贮器读周期、存贮器读周期:例：例：MOV AL,1000H ;M/IO=1MOV AL,1000H ;M/IO=1T1状态状态：A19A0上是地址信息，出现上是地址
46、信息，出现ALE信号后，将地址信号后，将地址锁存到地址锁存器（锁存到地址锁存器（8282）。）。T2状态状态：地址信息消失，：地址信息消失，A19-A16从地址信息变为状态信息从地址信息变为状态信息S6-S3。数据允许信号数据允许信号DEN在在T2状态有效。状态有效。T3状态状态：AD0AD15上出现数据。上出现数据。信号有效信号有效 TW状态状态：若存储器式外设的工作：若存储器式外设的工作速度较慢速度较慢，不能满足基本，不能满足基本时序要求，使用一个产生时序要求，使用一个产生READY的电路，以使在的电路，以使在T3状态之状态之后，插入一个后，插入一个等待周期等待周期TW。T4状态状态，CP
47、U采样数据，结束一个总线周期。采样数据，结束一个总线周期。5.3.1 5.3.1 ：8086CPU8086CPU的存贮器读周期的存贮器读周期的存贮器读周期的存贮器读周期黄玉清制作电气12级微机原理5.3.1 5.3.1 ：80868086存贮器读周期存贮器读周期存贮器读周期存贮器读周期黄玉清制作电气12级微机原理2 2、存储器写周期时序、存储器写周期时序例：例：MOV 1000H,AL ;MOV 1000H,AL ;M/IO=1T1状态状态：A19A0上是地址信息，出现上是地址信息，出现ALE信号后，将地址信号后，将地址锁存到地址锁存器（锁存到地址锁存器（8282）。）。T2状态：状态：地址信
48、息消失，地址信息消失，A19-A16从地址信息变为状态信息从地址信息变为状态信息S6-S3。T3状态状态：AD0AD15上出现数据。上出现数据。WR信号有效（信号有效（WR=0）。）。TW状态状态：若存储器式外设的工作速度较慢，不能满足基本：若存储器式外设的工作速度较慢，不能满足基本时序要求，使用一个产生时序要求，使用一个产生READY的电路，以使的电路，以使在在T3状态状态之后，插入一个等待周期之后，插入一个等待周期TW。T4状态状态，CPU认为数据已写入存储器，结束一个总线周期。认为数据已写入存储器，结束一个总线周期。5.3.1 5.3.1 ：存贮器写周期：存贮器写周期：存贮器写周期：存贮
49、器写周期黄玉清制作电气12级微机原理5.3.1 5.3.1 ：80868086存贮器写周期存贮器写周期存贮器写周期存贮器写周期黄玉清制作电气12级微机原理3 3、I/OI/O接口读写周期时序接口读写周期时序I/O接口读写周期时序与存储器读写周期类似。接口读写周期时序与存储器读写周期类似。仅仅M/IO不同不同例例1 1：IN AL,40H ;M/IO=0,RD=0,ALE=1IN AL,40H ;M/IO=0,RD=0,ALE=1例例2 2：OUT 43H,AL ;M/IO=0,WR=0,ALE=1OUT 43H,AL ;M/IO=0,WR=0,ALE=14 4、空转周期空转周期 CPU不执行总
50、线周期不进行存储器或不执行总线周期不进行存储器或I/O操作，操作，则总线执行空转周期（一系列则总线执行空转周期（一系列T1状态）。状态）。5.3.1 5.3.1 ：I/OI/O接口读写周期接口读写周期接口读写周期接口读写周期黄玉清制作电气12级微机原理提问：提问：在在 808680868088CPU8088CPU工作在最小模式时，工作在最小模式时，（l l）当）当CPUCPU访问存储器时，要利用哪些信号？访问存储器时，要利用哪些信号？（2 2）当）当CPUCPU访问外设接口时，要利用哪些信号？访问外设接口时，要利用哪些信号？8086/8088 I/O 的的读读/写周期写周期时时序与序与M 读读