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1、面试的资料1 什么是Setup 和Holdup时间？ 建立时间(Settup Timme)和和保持时时间（HHoldd tiime）。建建立时间间是指在在时钟边边沿前，数数据信号号需要保保持不变变的时间间。保持持时间是是指时钟钟跳变边边沿后数数据信号号需要保保持不变变的时间间。见图图1。 如果不满足足建立和和保持时时间的话话，那么么DFFF将不能能正确地地采样到到数据，将将会出现现mettasttabiilitty的情情况。 如果数据信信号在时时钟沿触触发前后后持续的的时间均均超过建建立和保保持时间间，那么么超过量量就分别别被称为为建立时时间裕量量和保持持时间裕裕量。 图1 建立立时间和和保持
2、时时间示意意图 2什么是竞竞争与冒冒险现象象？怎样样判断？如何消消除？ 在组合逻辑辑中，由由于门的的输入信信号通路路中经过过了不同同的延时时，导致致到达该该门的时时间不一一致叫竞竞争。 产生毛刺叫叫冒险。 如果布尔式式中有相相反的信信号则可可能产生生竞争和和冒险现现象。 解决方法：一是添添加布尔尔式的消消去项，二二是在芯芯片外部部加电容容。 3 用D触触发器实实现2倍倍分频的的逻辑电电路？ Verillog描描述： modulle ddiviide22( cclk , cclk_o, resset); inputt cllk , reesett; outpuut cclk_o; wire in
3、; reg oout ; alwayys xx ( possedgge cclk or possedgge rreseet) if ( resset) out = 00; else out = iin; assiggn iin = oout; assiggn cclk_o = ouut; endmoodulle 图形描述： 4 什么是是线与与逻辑辑，要实实现它，在在硬件特特性上有有什么具具体要求求？ 线与逻辑是是两个输输出信号号相连可可以实现现与的功功能。在在硬件上上，要用用oc门门来实现现，由于于不用ooc门可可能使灌灌电流过过大，而而烧坏逻逻辑门。 同时在输出出端口应应加一个个上拉电电阻。
4、 5 什么是是同步逻逻辑和异异步逻辑辑？ 同步逻辑是是时钟之之间有固固定的因因果关系系。 异步逻辑是是各时钟钟之间没没有固定定的因果果关系。 6 请画出出微机接接口电路路中，典典型的输输入设备备与微机机接口逻逻辑示意意图（数数据接口口、控制制接口、所所存器/缓冲器器）。 7 你知道道那些常常用逻辑辑电平？TTLL与COOMS电电平可以以直接互互连吗？ 12，5，33.3 TTL和CCMOSS不可以以直接互互连，由由于TTTL是在在0.33-3.6V之之间，而而CMOOS则是是有在112V的的有在55V的。CCMOSS输出接接到TTTL是可可以直接接互连。TTTL接接到CMMOS需需要在输输出端
5、口口加一上上拉电阻阻接到55V或者者12VV。 8 可编程程逻辑器器件在现现代电子子设计中中越来越越重要，请请问：你你所知道道的可编编程逻辑辑器件有有哪些？ PAL，PPLD，CCPLDD，FPPGA。 9 试用VVHDLL或VEERILLOG、AABLEE描述88位D触触发器逻逻辑。 modulle ddff88(cllk , reesett, dd, qq); inputt cllk; inputt reesett; inputt 77:0 d; outpuut 7:00 qq; reg 7:00 qq; alwayys xx (pposeedgee cllk oor pposeedgee
6、 reesett) if(reesett) q = 0; else q = d; endmoodulle 10 设想想你将设设计完成成一个电电子电路路方案。请请简述用用EDAA软件（如如PROOTELL）进行行设计（包包 括原理图和和PCBB图）到到调试出出样机的的整个过过程。在在各环节节应注意意哪些问问题？ 电源的稳定定上，电电容的选选取上，以以及布局局的大小小。 11 用逻逻辑门和和cmoos电路路实现aab+ccd 12 用一一个二选选一muux和一一个innv实现现异或 一三 给了了regg的seetupp,hoold时时间，求求中间组组合逻辑辑的deelayy范围。 Delayy p
7、erriodd - settup - hholdd 14 如何何解决亚亚稳态 亚稳态是指指触发器器无法在在某个规规定时间间段内达达到一个个可确认认的状态态。当一一个触发发器进入入亚稳态态时，既既无法预预测该单单元的输输出电平平，也无无法预测测何时输输出才能能稳定在在某个正正确的电电平上。在在这个稳稳定期间间，触发发器输出出一些中中间级电电平，或或者可能能处于振振荡状态态，并且且这种无无用的输输出电平平可以沿沿信号通通道上的的各个触触发器级级联式传传播下去去。 一一五 用用verriloog/vvhdll写一个个fiffo控制制器 包括空，满满，半满满信号。 16 用vveriilogg/vdd
8、dl检检测sttreaam中的的特定字字符串 分状态用状状态机写写。 17 用mmos管管搭出一一个二输输入与非非门。 一八 集成成电路前前段设计计流程，写写出相关关的工具具。 19 名词词IRQQ,BIIOS,USBB,VHHDL,SDRR IRQ: Intterrruptt ReeQueest BIOS: Baasicc Innputt Ouutpuut SSysttem USB: Uniiverrsall Seeriaal BBus VHDL: VHHIC Harrdwaare Desscriiptiion Lannguaage SDR: Sinnglee Daata Ratte 20
9、unnix 命令ccp -r, rm,unaame 21 用波波形表示示D触发发器的功功能 22 写异异步D触触发器的的verriloog mmoduule modulle ddff88(cllk , reesett, dd, qq); inputt cllk; inputt reesett; inputt d; outpuut qq; reg qq; alwayys xx (pposeedgee cllk oor pposeedgee reesett) if(reesett) q = 0; else q = d; endmoodulle 23 Whhat is PC Chiipseet? 芯
10、片组（CChippsett）是主主板的核核心组成成部分，按按照在主主板上的的排列位位置的不不同，通通常分为为北桥芯芯片和南南桥芯片片。北桥桥芯片提提供对CCPU的的类型和和主频、内内存的类类型和最最大容量量、ISSA/PPCI/AGPP插槽、EECC纠纠错等支支持。南南桥芯片片则提供供对KBBC（键键盘控制制器）、RRTC（实实时时钟钟控制器器）、UUSB（通通用串行行总线）、UUltrra DDMA/33(66)EIDDE数据据传输方方式和AACPII（高级级能源管管理）等等的支持持。其中中北桥芯芯片起着着主导性性的作用用，也称称为主桥桥（Hoost Briidgee）。 除了最通用用的南北
11、北桥结构构外，目目前芯片片组正向向更高级级的加速速集线架架构发展展，Inntell的8xxx系列列芯片组组就是这这类芯片片组的代代表，它它将一些些子系统统如IDDE接口口、音效效、MOODEMM和USSB直接接接入主主芯片，能能够提供供比PCCI总线线宽一倍倍的带宽宽，达到到了2666MBB/s。 24 用传传输门和和反向器器搭一个个边沿触触发器 25 画状状态机，接接受1，22，5分分钱的卖卖报机，每每份报纸纸5分钱钱libbrarry iieeee; use iieeee.sttd_llogiic_111644.alll; use iieeee.sttd_llogiic_uunsiigne
12、ed.aall; entitty ppdivv iss port(clkk:inn sttd_llogiic; y : oout stdd_loogicc); end ppdivv; archiiteccturre bbh oof ppdivv iss signaal lloaddn,lloaddm,aa,b :sttd_llogiic; signaal qqn,qqm: stdd_loogicc_veectoor(22 doowntto 00); beginn proceess (cllk,lloaddn,lloaddm) beginn if looadnn =1 theen qn=0100
13、; elsiff cllkeevennt aand clkk=11 tthenn qn=qqn-11; end iif; if looadmm=11 tthenn qm=0100; elsiff cllkeevennt aand clkk=00 tthenn qm=qqm-11; end iif; end pproccesss; loadnn=qqn(22); loadmm=qqm(22); a=qnn(1); b=qmm(1); y 和 = 有有什么区区别？ 4. 画一一个D触触发器的的原理图图（门级级），并并且用vveriilogg gaate levvel表表示出来来； 5. 用最最少的
14、MMos管管画出一一个与非非门； 6. 写一一段fiinitte sstatte mmachhinee（主要要考察ccodiing styyle）；如果触触发器的的settup timme/hholdd tiime不不满足,这个数数据就不不能被这这一时钟钟打入触触发器，只只有在下下一个时时钟上升升沿到来来时，数数据才能能被打入入触发器器。 在同步系统统中，如如果触发发器的ssetuup ttimee/hoold timme不满满足，就就可能产产生亚稳稳态（MMetaastaabillityy），导导致采样样错误。此此时触发发器输出出端Q在在有效时时钟沿之之后比较较长的一一段时间间处于不不确定的
15、的状态，在在这段时时间里QQ端毛刺刺、振荡荡、固定定的某一一电压值值，而不不是等于于数据输输入端DD的值。这这段之间间成为决决断时间间（reesollutiion timme）。经经过reesollutiion timme之后后Q端将将稳定到到0或11上，但但是究竟竟是0还还是1，这这是随机机的，与与输入没没有必然然的关系系。 只要系统中中有异步步元件，亚亚稳态就就是无法法避免的的，因此此设计的的电路首首先要减减少亚稳稳态导致致错误的的发生，其其次要使使系统对对产生的的错误不不敏感。前前者需要要同步来来实现，而而后者根根据不同同的设计计应用有有不同的的处理办办法 题目是都用用英文写写的，我我用
16、汉字字来表达达 1， a为为输入端端，b为为输出端端，如果果a连续续输入为为11001则bb输出为为1，否否则为00 例如a：000011100011001100100010001100 b：00000000000001000100000000000 请画出sttatee maachiine 2， 请用用RTLL描述上上题sttatee maachiine 3，libbrarry IIEEEE; use IIEEEE.STTD_LLOGIIC_111644.ALLL; use IIEEEE.STTD_LLOGIIC_AARITTH.AALL; use IIEEEE.STTD_LLOGIIC_U
17、UNSIIGNEED.AALL; entitty cchecck11101 is Port ( aa : in stdd_loogicc; clk : inn sttd_llogiic; b : oout stdd_loogicc); end cchecck11101; archiiteccturre BBehaavioorall off chheckk11001 iis signaal pp : stdd_loogicc_veectoor(00 too 3); beginn seriaal2pparaalleel: proocesss(cclk) beginn if cllkeevennt
18、aand clkk=11 tthenn p=a&p(00 too 2); end iif; end pproccesss; checkk: pproccesss(cllk,pp) beginn if cllkeevennt aand clkk=11 tthenn if p = 11001 theen b= 1; else b= 0; end iif; end iif; end pproccesss; end BBehaavioorall; 我我的一个个同事说说的。 你的p其实实就是一一个状态态，应该该是设两两个状态态就足够够了：111011和OTTHERRS 这只是一个个典型的的设计题题目，而
19、而且用状状态机做做并没有有使设计计复杂化化 你下面的设设计会实实现有两两个延时时，不过过我相信信出题的的人不会会在意这这个的。 还有就是，状状态机设设计一般般都有rreseet的，你你要加上上这个端端口才比比较好，当当然不加加也不算算不完整整吧 此题schholees描述述的，只只有一个个延时。修修改如下下： libraary ieeee; use iieeee.sttd_llogiic_111644.alll; use iieeee.STTD_LLOGIIC_AARITTH.aall; use iieeee.STTD_LLOGIIC_UUNSIIGNEED.aall; entitty tte
20、stt iss port ( rrst : iin sstd_loggic; clk : inn sttd_llogiic; a : iin sstd_loggic; b : oout stdd_loogicc ); end ttestt; archiiteccturre ttestt off teest is signaal pp: sstd_loggic_vecctorr(3 dowwntoo 0 ); beginn Startt:prroceess (rsst, clkk, pp, aa) beginn - prroceess if rsst = 11 tthenn if cllkeev
21、ennt aand clkk = 1 thhen p=p(2 ddownnto 0)&a; end iif; else p=000000; end iif; end pproccesss; Startt1:pproccesss (rrst, cllk, p) beginn - prroceess if rsst = 11 tthenn if cllkeevennt aand clkk = 1 thhen if p = 11001 theen b=11; else b=00; end iif; end iif; else b=00; end iif; end pproccesss; end tt
22、estt; 本题考察利利用有限限状态机机进行时时序逻辑辑的设计计 下面用veerillog进进行描述述：（有有限状态态机提供供6个状状态） modulle ssequuencce_ddeteect(in,outt,cllk,rrst,staate); outpuut oout; outpuut22:0staate; inputt cllk; inputt rsst; inputt inn; reg22:0staate; wire outt; parammeteer IIDLEE=dd0, A=d11, B=d22, C=d33, D=d44, E=d55; assiggn oout=(ssta
23、tte=D)&(iin=1)?1:0; alwayys xx(pooseddge clkk) beginn if(!rrst) beginn statee=IIDLEE; end else case(staate) IDLE:if(in=1) / thhe ffirsst ccodee iss riightt, sstorringg thhe sstatte AA / beginn statee=AA; end A:if(in=1) / thhe ssecoond codde iis rrighht, stoorinng tthe staate B / beginn statee=BB; en
24、d else beginn statee=IIDLEE; end B:if(in=0) / thhe tthirrd ccodee iss riightt, sstorringg thhe sstatte CC / beginn statee=CC; end else beginn statee=EE; end C:if(in=1) / thhe ffourrth codde iis rrighht, stoorinng tthe staate D / beginn statee=DD; / ouut=1; end else beginn statee=IIDLEE; / ouut=0; en
25、d D:if(in=1) / coonneectiing thee frrontt innputttedd seequeencee,aggainn inntrooduccingg onne,sstorringg sttatee B / beginn statee=BB; end else beginn statee=IIDLEE; end E:if(in=0) beginn statee=CC; end else beginn statee=BB; end defauult:staate=IDLLE; endcaase end endmoodulle libraary ieeee; use i
26、ieeee.sttd_llogiic_111644.alll; use iieeee.STTD_LLOGIIC_AARITTH.aall; use iieeee.STTD_LLOGIIC_UUNSIIGNEED.aall; entitty ttestt iss port ( rst : inn sttd_llogiic; clk : inn sttd_llogiic; a : iin sstd_loggic; b : oout stdd_loogicc ); end ttestt; archiiteccturre ttestt off teest is signaal pp: sstd_log
27、gic_vecctorr(2 dowwntoo 0 ); beginn Startt:prroceess (rsst, clkk) beginn if rsst = 11 tthenn p=0000; if cllkeevennt aand clkk = 1 thhen p=p(1 ddownnto 0)&a; end iif; end iif; end pproccesss; Startt1:pproccesss (rrst, cllk) beginn - prroceess if rsst = 11 tthenn b=00; if cllkeevennt aand clkk = 1 thh
28、en if p = 1100 aand a=1 theen b=11; else b=00; end iif; end iif; end iif; end pproccesss; end ttestt; 有两段代码码 1。prooceeee(aa,b,c,ssel,y) beginn if (ssel) y = aa+b; else y = a+c; end 2.y = seel ? a+b : a+c; 面试官说第第一中表表达方法法是先选选后加，所所以电路路实现是是一个选选择器和和一个加加法器 第二种方法法是先加加后选，用用到两个个加法器器和一个个选择器器，所以以他说第第一种表表达方式式要好
29、一一些。 查了一下书书，发现现面试官官说的并并不全对对，一般般来说，综综合工具具会自动动的优化化，一般般只会综综合出一一个加法法器和一一个选择择器 先选后加是是加法器器共用，节节省面积积 先加后选是是用面积积换时间间，电路路的工作作速度更更快些。为为了实现现逻辑（AA XOOR BB）ORR （CC ANND DD），请请选用以以下逻辑辑中的一一种，并并说明为为什么？ 1）INVV 2）AAND 3）OOR 44）NAAND 5）NNOR 6）XXOR 我没有做出出来，请请大家帮帮忙看看看 我想了一下下，用与与非是肯肯定可以以实现的的 1。与非门门的两个个输入连连在一起起就成了了非门 2。或门
30、可可以用与与非和非非门搭建建 或非其实也也可以 1。或非的的两个输输入PAAD连在在一起成成非门 2。与门可可以用或或非门和和非门搭搭建 奇数分频（66或者33） modulle ss1 (/ ALLTERRA_AARGSS_BEEGINN DO NOTT REEMOVVE TTHISS LIINE! clkinn, cclkoout, s11, ss2 / ALTTERAA_ARRGS_ENDD DO NOTT REEMOVVE TTHISS LIINE! );/ Porrt DDecllaraatioon / ALTTERAA_IOO_BEEGINN DO NOTT REEMOVVE TT
31、HISS LIINE! inputt cllkinn; outpuut cclkoout, s11, ss2; / ALTTERAA_IOO_ENND DOO NOOT RREMOOVE THIIS LLINEE! wire s1,s2; reg 1:00 sstepp1, steep2; alwayys xx(pooseddge clkkin) beginn case (sttep11) 2b000: sstepp1=2bb01; 2b011: sstepp1=2bb10; 2b100: sstepp1=2bb00; defauult :sttep11=22b000; endcaase en
32、d alwayys xx(neegeddge clkkin) beginn case (sttep22) 2b000: sstepp2=2bb01; 2b011: sstepp2=2bb10; 2b100: sstepp2=2bb00; defauult :sttep22=22b000; endcaase end assiggn cclkoout=steep11|steep21; assiggn ss1=sstepp111; assiggn ss2=sstepp211; endmoodulle testbbencch: timeescaale 1nss/1nns modulle ss1_ttb
33、; reg cclk_in; wire clkk_ouut,ss1, s2; alwayys #50 clkk_inn=cclk_in; initiial beginn clk_iin=00; #10000 $sstopp; end s1 s110(.clkkin(clkk_inn), .cllkouut(cclk_outt), .s11(s11), .s22(s22); endmoodulle 独立晶振 一个10mm一个一五五m ，100m向一五mm的传输输数据问问怎么实实现 我我说小数数分频成成10mm内部时时钟，再再采样 求正解解 数据量少用用握手信信号,数数据量多多用FIIFO,如果有
34、有很高的的时钟资资源可以以考虑用用高时钟钟采样,但是不不是很好好的方法法,分频频成5MM是肯定定不行的的,分成成相同频频率也是是异步信信号 1.settup和和holldupp时间,区别. 2.多时域域设计中中,如何何处理信信号跨时时域 3.lattch与与reggistter的的区别,为什么么现在多多用reegissterr.行为为级描述述中laatchh如何产产生的 4.BLOOCKIING NONNBLOOCKIING 赋值的的区别 5.MOOORE 与 MMEELLEY状状态机的的特征 6.IC设设计中同同步复位位与 异异步复位位的区别别 7.实现NN位Joohnsson Couunt