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1、格雷码变换电路格雷码变换电路1 1）用组合电路设计）用组合电路设计4 4位格雷码位格雷码/二进制码变换电路。二进制码变换电路。2 2）学习利用原理图输入法和）学习利用原理图输入法和VHDLVHDL语言设计简单逻辑电路语言设计简单逻辑电路的方法。的方法。实验目的：实验目的：1 1）采用原理图输入方法和）采用原理图输入方法和VHDLVHDL语言设计语言设计4 4位格雷码位格雷码/二进制二进制码变换电路。码变换电路。2 2）建立仿真文件对该电路进行功能仿真。）建立仿真文件对该电路进行功能仿真。3)3)将该电路下载至实验箱验证其逻辑功能。将该电路下载至实验箱验证其逻辑功能。实验内容：实验内容：实验原理
2、实验原理格雷码变换电路格雷码变换电路如何编组如何编组如何编组如何编组输入组名输入组名如何设置数据类型如何设置数据类型如何设置数据类型如何设置数据类型如何生成模块如何生成模块工程的工程的顶层设计实体名顶层设计实体名一定要和一定要和设计文件中的实体名设计文件中的实体名匹配。匹配。练习练习：VHDLVHDL语言描述语言描述4 4为二进制转换为格雷码的电路，观为二进制转换为格雷码的电路，观察输入输出波形，编译无误后下载到实验箱进行验证。察输入输出波形，编译无误后下载到实验箱进行验证。注意注意:VHDL VHDL 对大小写不敏感，对大小写不敏感，和和“”“”中的内容除外中的内容除外library iee
3、e;use ieee.std_logic_1164.all;entity g_to_b is port(g1,g2,g3,g4:in std_logic;b1,b2,b3,b4:buffer std_logic);end g_to_b;architecture rhl of g_to_b isbegin b4=g4;b3=b4 xor g3;b2=b3 xor g2;b1=一组顺序语句；一组顺序语句；whenwhen 条件表达式的值条件表达式的值=一组顺序语句；一组顺序语句；end caseend case;说明说明：casecasewhenwhen语句中条件表达式的值必须列举穷尽，语句中条件
4、表达式的值必须列举穷尽，而且不能重复。而且不能重复。条件句中的条件句中的“=”=”不是操作符，只相当于不是操作符，只相当于“THEN”THEN”作作用。用。不能穷尽的表达式用不能穷尽的表达式用othersothers表示表示when otherswhen others=一组顺序语句；一组顺序语句；casecasewhenwhen语句是无序的，所有条件表达式的值并行处理。语句是无序的，所有条件表达式的值并行处理。由于casecase属于顺序语句，属于顺序语句，在在VHDLVHDL中中顺序语句只能存顺序语句只能存在与进程中在与进程中。VHDL VHDL 常用基本语句常用基本语句 进程语句进程语句进
5、程进程主要用于描述顺序语句，其格式如下：主要用于描述顺序语句，其格式如下：标记标记：process （敏感信号表敏感信号表）-变量变量声明语句；声明语句；begin-顺序语句顺序语句end process;敏感信号敏感信号（包括端口信号）指那些值发生改变后能引起（包括端口信号）指那些值发生改变后能引起进程语句执行的信号。当敏感信号发生改变时，进程启进程语句执行的信号。当敏感信号发生改变时，进程启动，动，beginbegin和和endend之间的语句从上到下之间的语句从上到下顺序顺序执行一次执行一次，然，然后返回进程语句开始，等待下一次敏感信号的变化。因后返回进程语句开始，等待下一次敏感信号的变
6、化。因此进程语句有两种状态：此进程语句有两种状态：等待状态等待状态和和执行状态执行状态。library ieee;use ieee.std_logic_1164.all;entity and_gate is port(a:in std_logic_vector(1 downto 0);y:out std_logic);end and_gate;architecture rhl of and_gate isbegin process(a)begin case a is when00=yyyyybbbbbbbbbbbbbbby=X;end case;end process;end rhl;电路的表达式已知，如果是电路的表达式已知，如果是2020位的格雷位的格雷码转换为码转换为2020位的二进制码，？位的二进制码，？由于表达式非常相似，故可以考虑用循由于表达式非常相似，故可以考虑用循环语句。环语句。LoopLoop语句语句 实验报告要求2 2、电路设计文件、电路设计文件3 3、实验感想、实验感想*原理图文件；原理图文件；*波形仿真文件；波形仿真文件；*实验过程中遇到的问题及解决问题的方法；实验过程中遇到的问题及解决问题的方法；*实验的收获与感受；实验的收获与感受；*期望及要求；期望及要求；*VHDLVHDL语言文件；语言文件；