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1、8.3复杂可编程逻辑器件（CPLD）8.3.1概述概述8.3.2CPLD的基本结构的基本结构8.3.3CPLD的分区阵列结构的分区阵列结构8.3.4典型器件及应用举例典型器件及应用举例Complex Programmable Logic Device2021/9/171器件名称器件名称集成规模集成规模/门门I/O端数端数宏单元数宏单元数触发器数触发器数编程编程EPM956012 000216560772EEPROMEPM5032600243232EPROMEPF10K1010 000134-(1)720SRAMEPX81603 200172160160快闪快闪SRAMAT51005 10052
2、52128EPROMATV750750101020EPROMpLSI332014 000160320480EEPROMpLSI20321 000323232EEPROMM5-51220 000256512512EEPROMXC402525 000192-(2)2 560SRAMXC7354-(3)5454108EPROM表8-3-1 部分CPLD产品(1)有有576个逻辑单元；个逻辑单元；(2)有有1 024个可编程逻辑模块；个可编程逻辑模块；(3)等效等效6个个PAL22V108.3.1概述概述CPLD大大致致可可以以分分为为两两类类，一一类类是是由由GAL器器件件发发展展而而来来，其其主主
3、体体是是与与阵阵列列和和宏宏单单元元结结构构，称称为为CPLD的的基基本本结结构构；另另一一类类是是分区阵列结构分区阵列结构的的CPLD。2021/9/1728.3.2CPLD的基本结构的基本结构逻辑图逻辑图共享相邻乘积项和结构共享相邻乘积项和结构每每个个逻逻辑辑单单元元中中含含有有两两个个或或项项输输出出，而而每每个个或或项项均均由由固固定定的的几几个个乘乘积积项项输输入入。每每个个或或项项输输出出均均可可连连接接到到相相邻邻的的连连接接单单元元，甚至本单元中的两个甚至本单元中的两个或或项都可用于相邻的两个逻辑单元。项都可用于相邻的两个逻辑单元。“隐埋隐埋”触发器结构触发器结构在在CPLD基
4、基本本结结构构的的宏宏单单元元内内含含有有两两个个或或两两个个以以上上的的触触发发器器，其其中中只只有有一一个个触触发发器器可可与与I/O引引出出端端相相连连，其其余余均均为为“隐隐埋埋”触触发发器器。它它们们不不与与I/O引引出出端端相相连连，但但有有自自己己的的内内部部输输入入信信号号，其其输输出出可可以以通通过过相相应应的的缓缓冲冲电电路路反反馈馈到到与与阵阵列列，构构成成较较复复杂杂的的时时序电路。序电路。2021/9/173111C11Q1JRI/O输出选择输出选择反馈选择反馈选择极性选择极性选择结构选择结构选择输出使能输出使能时钟时钟反馈到反馈到逻辑阵列逻辑阵列来来自自逻逻辑辑阵阵
5、列列同步时钟同步时钟VCC图8-3-2 触发器类型可编程结构触发器类型可编程结构触发器类型可编程结构通通过过对对输输出出触触发发器器编编程程，可可实实现现4种种不不同同类类型型的的触触发发器器结结构构，即即D、T、J-K和和R-S触触发发器器。它它们们与与逻逻辑辑宏宏单单元元相相配配置置，可可实实现现多种逻辑电路结构。多种逻辑电路结构。2021/9/174小规模小规模PLD互联资源互联资源(a)(b)(c)图8-3-3 CPLD三种全局互联结构示意8.3.3CPLD的分区阵列结构的分区阵列结构分分区区阵阵列列结结构构，即即将将整整个个器器件件分分为为若若干干个个区区。有有的的区区包包含含若若干
6、干个个I/O端端、输输入入端端及及规规模模较较小小的的与与、或或阵阵列列和和宏宏单单元元，相相当当于于一一个个小小规规模模的的PLD；有有的的区区只只是是完完成成某某些些特特定定的的逻逻辑辑功功能能。各区之间可通过几种结构的各区之间可通过几种结构的可编程全局互连总线可编程全局互连总线连接。连接。2021/9/175UIMFFB输出输出FBI/O模块模块FBFFBFBFB输出输出I/O模块模块快速输入快速输入图8-3-4 通用互连阵列UIM结构通用互连阵列通用互连阵列UIM（Universal Interconnect Matrix）结构）结构UIM结结构构中中含含有有快快速速功功能能模模块块F
7、FB和和高高集集成成度度功功能能模模块块FB。两种模块以及两种模块以及I/O模块通过模块通过通用互连矩阵通用互连矩阵连接。连接。FFB和和 FB都都 采采 用用GAL型型结结构构。FFB适适用用于于快快速速编编（解解）码码和和高高速速时时序序逻逻辑辑电电路路；FB适适用用于于逻逻辑辑功功能能复复杂杂且且对对时时序序要要求求不不高高的的场场合合及及复杂的组合逻辑电路。复杂的组合逻辑电路。采采用用通通用用互互连连矩矩阵阵UIM进进行行器器件件内内部部逻逻辑辑连连接接，可可保保证证所所有连接路径延迟时间相同。有连接路径延迟时间相同。2021/9/176MAX结结构构由由逻逻辑辑阵阵列列块块LAB（L
8、ogic Array Block）、I/O模模块块和和可可编编程程互互连连阵阵列列PIA（Programmable Interconnect Array）构成。构成。逻辑图逻辑图多阵列矩阵多阵列矩阵MAX（Multiple Array Matrix）结构）结构MAX结结构构中中，每每个个宏宏单单元元有有一一个个可可编编程程的的与与阵阵列列和和一一个个固固定定的的或或阵阵列列，以以及及一一个个具具有有独独立立可可编编程程时时钟钟、时时钟钟使使能能、清清除除和置位功能的和置位功能的可配置触发器可配置触发器。每每16个个宏宏单单元元组组成成一一组组，构构成成一一个个灵灵活活的的逻逻辑辑阵阵列列模模块
9、块LAB。多多个个LAB通通过过可可编编程程互互连连阵阵列列PIA和和全全局局总总线线相相连连。每每个个LAB还还与与相相应应的的I/O控控制制模模块块相相连连，以以提提供供直直接接的的输输入入和和输输出出通道。通道。2021/9/177灵灵活活逻逻辑辑单单元元阵阵列列FLEX（Flexible Logic Element Matrix）结构结构逻辑图逻辑图FLEX结结构构由由嵌嵌入入阵阵列列块块EAB、逻逻辑辑阵阵列列模模块块LAB、逻逻辑辑单单元元LE、I/O单元单元IOE和行列快速互连通道构成。和行列快速互连通道构成。LE是是FLEX结结构构中中最最小小的的逻逻辑辑单单元元，每每个个LE
10、含含有有一一个个提提供供4输输入入组组合合逻逻辑辑函函数数的的查查找找表表LUT以以及及一一个个能能提提供供时时序序逻逻辑辑能能力力的可编程寄存器。的可编程寄存器。每每8个个LE组组成成一一组组，构构成成一一个个LAB。每每个个LAB是是独独立立的的一一个模块，其中的个模块，其中的LE具有共同的输入、互连与控制信号。具有共同的输入、互连与控制信号。EAB由由RAM/ROM和和相相关关的的输输入入、输输出出寄寄存存器器构构成成。可可提提供供多多位位片片内内存存储储器器。LAB和和EAB排排成成行行与与列列，构构成成二二维维逻逻辑辑阵阵列列，内内部部信信号号的的互互连连是是通通过过行行、列列快快速
11、速互互连连通通道道和和LAB局局部部互互连通道实现的。连通道实现的。2021/9/178其他结构形式其他结构形式(1)大块结构大块结构逻辑图逻辑图全全局局布布线线区区GRP可可将将所所有有器器件件内内的的逻逻辑辑连连接接起起来来，并并提提供供固固定定的的传传输输延延迟迟时时间间，以以实实现现时时序序与与器器件件内内部部逻逻辑辑布布线线无无关关的的设计。设计。通通用用逻逻辑辑块块GLB由由与与阵阵列列、乘乘积积项项共共享享阵阵列列和和逻逻辑辑宏宏单单元元构构成成。每每个个GLB相相当当于于一一个个GAL器器件件，可可编编程程为为5种种工工作作模模式式，并具有乘积项共享功能。并具有乘积项共享功能。
12、输入输入/输出单元输出单元IOC可编程为输入、输出和双向模式。可编程为输入、输出和双向模式。输输出出布布线线区区ORP是是介介于于GLB和和IOC之之间间的的可可编编程程互互连连阵阵列列，以连接以连接GLB输出到输出到I/O单元。单元。2021/9/179时时钟钟发发生生器器I/0单元单元输出开关矩阵输出开关矩阵输输入入开开关关矩矩阵阵宏单元宏单元逻辑分配器逻辑分配器与与阵列阵列时时钟钟发发生生器器I/0单元单元输出开关矩阵输出开关矩阵输输入入开开关关矩矩阵阵宏单元宏单元逻辑分配器逻辑分配器与与阵列阵列时时钟钟发发生生器器I/0单元单元输出开关矩阵输出开关矩阵输输入入开开关关矩矩阵阵宏单元宏单
13、元逻辑分配器逻辑分配器与与阵列阵列时时钟钟发发生生器器I/0单元单元输出开关矩阵输出开关矩阵输输入入开开关关矩矩阵阵宏单元宏单元逻辑分配器逻辑分配器与与阵列阵列.中中 央央 开开 关关 矩矩 阵阵时钟时钟GAL块块GAL块块图8-3-8 中央开关矩阵结构(2)中央开关矩阵结构中央开关矩阵结构中中央央开开关关矩矩阵阵结结构构由由多多个个GAL块块和和一一个个中中央央可可编编程程开开关关矩矩阵阵互互连连而而成成。接接收收所所有有来来自自专专用用输输入入和和输输入入到到中中央央开开关关矩矩阵阵的的信信号号，并并将将它它们们送送到各到各GAL块。块。2021/9/1710图8-3-9 XC7354的基
14、本结构UIMFFB1输出输出9129FB6219I/O模块模块318FB52193FFB2输出输出9129FB3219I/O模块模块318FB42193快速输入快速输入12128.3.4典型器件及应用举例典型器件及应用举例（一）（一）XC7354器件器件基本结构基本结构XC7354属属于于通通用用互互连连阵阵列列UIM结结构构型型器器件件。由由4个个高高集集成成度度功功能能模模块块FB和和2个个快快速速功功能能模模块块FFB构构成成，模模块块之之间间通通过过通通用用互互连连矩矩阵阵UIM连接。连接。2021/9/17111295&1&12C11DQ2快速时钟快速时钟全局高速全局高速输出使能输出
15、使能前面宏单元前面宏单元的乘积和的乘积和与与阵列阵列乘积项乘积项控制控制后面宏单元后面宏单元的乘积和的乘积和每个宏单元每个宏单元5个独享乘积项个独享乘积项寄存器寄存器透明控制透明控制9个宏单元之一个宏单元之一反馈到反馈到UIM从引出端反馈到从引出端反馈到UIM9个来自个来自FFB宏单元的反馈宏单元的反馈24个来自个来自UIM的输入的输入12个快速输入个快速输入图8-3-10 XC7354快速功能模块FFB原理图S/R(1)快速功能模块（快速功能模块（FFB）24个输入，每个输入可从三种输入信号中选择。个输入，每个输入可从三种输入信号中选择。共共45个乘积项，每个乘积项，每5个驱动个驱动1个宏单
16、元，其中个宏单元，其中4个经个经或非或非运算作为触发器输入，第运算作为触发器输入，第5个作为个作为S/R信号。信号。2021/9/171211&1&1C1QC11D/1TQ1D/1T宏单元宏单元N+1S/R宏单元宏单元N快速时钟快速时钟来自前面宏单元来自前面宏单元单个乘积项输出单个乘积项输出可提供可提供836个个乘积项和输出乘积项和输出图8-3-11 快速功能模块乘积项的扩展每每个个宏宏单单元元的的乘乘积积项项或或门门可可以以利利用用快快速速功功能能模模块块的的乘乘积积项项分分配配电电路路被被扩扩展展，提提供供乘乘积积项项分分配配的的灵灵活活性性。将将乘乘积积项项的的和和分分配配到到相相邻邻宏
17、宏单单元元，相相当当于于使使乘乘积积项项的的或或门门扩扩展展了了4个个输输入入，因因此此最多可实现最多可实现36个乘积项的复杂逻辑电路。个乘积项的复杂逻辑电路。2021/9/1713(2)高集成度功能模块（高集成度功能模块（FB）逻辑图逻辑图FB采采用用GAL型型结结构构，带带有有可可编编程程乘乘积积项项阵阵列列和和可可编编程程多多个个宏单元宏单元。各各FB通通过过UIM连连接接，每每个个FB可可以以从从UIM接接收收21个个信信号号，还还可以从快速外输入引出端得到可以从快速外输入引出端得到3个信号。个信号。每每个个FB包包含含9个个宏宏单单元元，每每个个宏宏单单元元包包括括5个个独独享享乘乘
18、积积项项。每每个个模模块块中中还还有有12个个共共享享乘乘积积项项，可可以以被被模模块块中中的的任任意意1个个或或9个宏单元使用。个宏单元使用。算算术术逻逻辑辑单单元元ALU的的输输出出驱驱动动一一个个可可编编程程D触触发发器器，其其时时钟源是可编程的。钟源是可编程的。宏宏单单元元的的输输出出除除驱驱动动器器件件的的输输出出缓缓冲冲器器外外，还还可可反反馈馈作作为为UIM的输入。的输入。2021/9/1714图8-3-13 ALU原理图=11函数函数发生器发生器&D1D2&进位链控制进位链控制进位输入进位输入去宏单元去宏单元触发器触发器进位输出进位输出乘积项乘积项和和D1乘积项乘积项和和D2或
19、非或非或或与非与非与与反输入反输入反输入反输入原输入原输入原输入原输入或非或非或或与非与非与与异或非异或非异或异或逻辑逻辑功能功能逻辑逻辑功能功能表8-3-2 2输入函数发生器逻辑功能ALU有有两两种种编编程程模模式式，即即逻逻辑辑编编程程模模式式和和算算术术编编程程模模式式。在在逻逻辑辑编编程程模模式式中中，ALU是是一一个个2输输入入函函数数发发生生器器，产产生生任任何何2输输入入的的逻逻辑辑函函数数；在在算算术术编编程程模模式式中中，ALU可可被被编编程程为为一一个个具具有超前进位的全加器，产生有超前进位的全加器，产生2输入的输入的算术和算术和或或算术差算术差。超前进位可以在相邻宏单元传
20、递，甚至可以跨越超前进位可以在相邻宏单元传递，甚至可以跨越FB传递。传递。2021/9/1715(3)通用互连矩阵（通用互连矩阵（UIM）UIM从从每每个个宏宏单单元元的的输输出出端端、I/O引引出出端端和和专专用用输输入入引引出出端端上上输输入入信信号号，通通过过无无限限制制的的交交叉叉开开关关对对FB产产生生21个个输输出出，对对FFB产生产生24个输出。个输出。各各UIM输输入入可可通通过过编编程程连连接接到到任任何何UIM的的输输出出，信信号号通通过过UIM的延迟是固定的，与的延迟是固定的，与UIM内部的布线、扇入和扇出无关。内部的布线、扇入和扇出无关。(4)I/O模块模块逻辑图逻辑图
21、宏宏单单元元直直接接通通过过三三态态输输出出缓缓冲冲器器驱驱动动输输出出，每每个个三三态态缓缓冲冲器器由由OE乘乘积积项项单单独独控控制制。两两个个专专用用快快速速使使能能信信号号可可用用来来代代替替OE乘积项或同乘积项或同OE乘积项一起控制输出。乘积项一起控制输出。每每个个器器件件信信号号输输入入可可以以被被设设置置为为直直通通模模式式、锁锁存存模模式式和和寄寄存模式。存模式。2021/9/1716应用举例应用举例例例8-4用用XC7354器件实现一个器件实现一个4位超前进位加法器。位超前进位加法器。图8-3-15 4位超前进位加法器的ALU配置D1D2CinCoutFA0B0D1D2Cin
22、CoutFA1B1D1D2CinCoutFA2B2D1D2CinCoutFA3B3宏单元宏单元1寄存器寄存器S0宏单元宏单元2寄存器寄存器S1宏单元宏单元3寄存器寄存器S2宏单元宏单元4寄存器寄存器S3宏单元宏单元5寄存器寄存器Sout4位位超前超前进位进位加法器加法器A0B0A1B1A2B2A3B3CinS0S1S2S3Cout解解使使用用XC7354中中一一个个FB中中相相邻邻的的5个个宏宏单单元元，即即可可实实现现4位超前进位加法器。位超前进位加法器。2021/9/1717（二）（二）EPF10K20器件器件基本结构基本结构EPF10K20器器件件采采用用SRAM制制造造工工艺艺和和灵灵
23、活活逻逻辑辑单单元元阵阵列列FLEX结结构构，主主要要由由嵌嵌入入阵阵列列块块(EAB)、逻逻辑辑阵阵列列块块(LAB)、逻逻辑单元辑单元(LE)、I/O单元单元(IOE)和行、列快速互连通道构成。和行、列快速互连通道构成。EPF10K20带带有有6个个EAB、144个个LAB和和1152个个逻逻辑辑单单元元，最最大大I/O数数目目为为189，嵌嵌入入阵阵列列块块EAB可可提提供供12288位位存存储储器器。EPF10K20还还包包含含6个个专专用用输输入入引引出出端端，可可用用于于高高速速全全局局控控制制信信号。号。(1)逻辑单元（逻辑单元（LE）逻逻辑辑单单元元LE（Logic Eleme
24、nt）是是EPF10K20结结构构中中最最小小的的逻辑单位。逻辑单位。2021/9/1718查找表查找表LUT进位链进位链级联链级联链置位置位/复位复位逻辑逻辑1DATA1DATA2DATA3DATA4进位输入进位输入级联输入级联输入可编程触发器可编程触发器PRn1DC1ENACLRnQ到快速到快速互联通道互联通道到到LAB局部局部互联通道互联通道时钟选择时钟选择进位输出进位输出级联输出级联输出LABCTRL1LABCTRL2全局复位全局复位LABCTRL3LABCTRL4图8-3-16 EPF10K20逻辑单元每每个个LE含含有有一一个个4输输入入查查找找表表LUT，能能快快速速产产生生4变
25、变量量的的任任意意逻逻辑辑函函数数输输出出。LE还还包包括括一一个个带带同同步步使使能能的的可可编编程程触触发发器器和和一个进位链、一个级联链。一个进位链、一个级联链。LE产生两个输出，可独立进行控制。产生两个输出，可独立进行控制。2021/9/171914输入输入LUT图8-3-17 EPF10K20逻辑单元正常工作模式&1DC1ENAQ到快速到快速互联通道互联通道到局部到局部互联通道互联通道级联输入级联输入进位输入进位输入DATA1DATA2DATA3DATA4级联输出级联输出进进位位链链和和级级联联链链可可连连接接邻邻近近的的LE而而不不占占用用局局部部互互连连通通道道。进进位位链链适适
26、用用于于实实现现高高速速计计数数器器和和加加法法器器，级级联联链链可可实实现现最最小小时时延的多输出逻辑函数。延的多输出逻辑函数。EPF10K20逻逻辑辑单单元元有有4种种工工作作模模式式，即即正正常常模模式式、运运算算模模式式、加加/减减计计数数模模式式和和可可清清除除的的计计数数模模式式，每每种种模模式式对对LE资资源源的的使用不同。使用不同。2021/9/172000000140011103110010201010011000000CP表8-3-3 五进制计数器状态转移表例例8-5用查找表用查找表LUT结构实现一个五进制计数器。结构实现一个五进制计数器。解解用用当当前前状状态态作作为为地
27、地址址码码，输输出出寄寄存存器器作作为为地地址址寄寄存存器器，采用查找表采用查找表LUT实现五进制计数器结构如下：实现五进制计数器结构如下：输出输出寄存器寄存器LUT1 LUT2 LUT3000001010011100D1D2D3地址码地址码001010011100000地址码表地址码表图8-3-18 LUT实现五进制计数器结构图2021/9/17214LE14LE24LE34LE44LE54LE64LE74LE882446222248164816LAB局部互连局部互连LAB控制信号控制信号进位输出进位输出级联输出级联输出列互连列互连列到列到行互连行互连直接输入和全局信号直接输入和全局信号行互
28、连行互连图8-3-19 EPF10K20逻辑阵列块LAB(2)逻辑阵列块（逻辑阵列块（LAB）一一个个LAB包包括括8个个LE、与与相相邻邻LAB相相连连的的进进位位链链和和级级联联链链、LAB控制信号以及控制信号以及LAB局部互连通道。局部互连通道。进位输入进位输入级联输入级联输入2021/9/1722(3)嵌入阵列块（嵌入阵列块（EAB）逻辑图逻辑图EAB是是由由输输入入和和输输出出端端带带有有寄寄存存器器的的片片内内RAM/ROM构构成成。EAB相相当当于于一一个个大大规规模模的的查查找找表表，可可编编程程快快速速实实现现多多位位数数字字乘乘法法器器、数数字字滤滤波波器器和和微微控控制制
29、器器等等复复杂杂逻逻辑辑功功能能，比比一一般般外外存存储储器具有更大的灵活性。器具有更大的灵活性。每每个个EAB的的输输入入与与行行互互连连通通道道相相连连，EAB输输出出驱驱动动行行互互连连通道或列互连通道，未使用的行互连通道可由列互连通道驱动。通道或列互连通道，未使用的行互连通道可由列互连通道驱动。应用举例应用举例例例8-6采采用用EPF10K20器器件件的的进进位位链链结结构构，实实现现n位位超超前前进进位加法器。位加法器。2021/9/1723LUT进位链进位链A1B1寄存器寄存器S1LUT进位链进位链A2B2寄存器寄存器S2LE1LE2进位输入进位输入LUT进位链进位链AnBn寄存器
30、寄存器SnLUT进位链进位链寄存器寄存器进位进位输出输出LEnLEn+1图8-3-21 EPF10K20进位链逻辑关系示例解解采采用用n+1个个LE实实现现n位位全全加加器器的的进进位位链链逻逻辑辑关关系。系。n个个LUT产产生生两两个个输输入入信信号号Ai、Bi和和进进位位信信号号的的和和，并并将将和和送送到到LE的的输输出出端端；同同时时进进位位链链产产生生一一个个进进位位信信号号，直直接接送送到到高高1位位的的进进位位输输入入端端。最最后后的的进进位位信信号号接接到到一一个个LE，产产生生一一个个n位位加加法法器器的进位输出信号。的进位输出信号。2021/9/17242568 RAM25
31、68 RAM25616 RAM5124 RAM5124 RAM5128 RAM(a)(b)图8-3-22 EAB存储器组合配置示例例例8-7用用EPF10K20器器件件的的EAB存存储储器器配配置置一一个个25616和和5128的的RAM。解解EPF10K20器器件件中中每每个个EAB片片内内存存储储器器有有2048位位，共共有有6个个EAB，最最大大可可提提供供20486=12288位位RAM。每每个个EAB可可配配置置成成4种基本结构，即种基本结构，即2568、5124、10242或或20481。2021/9/1725CPLD的主要性能特点：的主要性能特点：(1)可进行多次编程、改写和擦除
32、。可进行多次编程、改写和擦除。(2)具有高密度、高速度、高可靠性和低功耗的特点。具有高密度、高速度、高可靠性和低功耗的特点。(3)I/O端数和内含触发器可多达数百个，集成度高。端数和内含触发器可多达数百个，集成度高。(4)有有灵灵活活多多样样的的逻逻辑辑结结构构，可可满满足足各各种种数数字字电电路路系系统统设设计计的需要。的需要。(5)内内部部时时间间延延迟迟与与器器件件结结构构和和逻逻辑辑连连接接无无关关，各各模模块块之之间间提提供供了了固固定定延延时时的的快快速速互互连连通通道道，可可预预测测时时间间延延迟迟，易易于于消消除除竞争冒险现象。竞争冒险现象。(6)对对于于采采用用SRAM工工艺
33、艺的的CPLD，需需要要进进行行数数据据配配置置才才可可以完成设计要求的功能，断电后，配置数据自动消失。以完成设计要求的功能，断电后，配置数据自动消失。(7)有多位加密位，可杜绝编程数据的非法抄袭。有多位加密位，可杜绝编程数据的非法抄袭。2021/9/1726&1从其他输入及反馈端来从其他输入及反馈端来图8-3-1 共享相邻乘积项和的结构&1宏单元宏单元n-1&1&1&1&至至n-1宏单元宏单元1至至n+1宏单元宏单元选通选通开关开关1宏单元宏单元n宏单元宏单元n+1返回返回2021/9/1727PIALABBI/O控制块控制块I/O引出端引出端.LABDI/O控制块控制块I/O引出端引出端.
34、LABAI/O控制块控制块I/O引出端引出端.LABCI/O控制块控制块I/O引出端引出端.输入输入/全局时钟全局时钟输入输入/使能使能/全局时钟全局时钟输入输入/使能使能输入输入/全局复位全局复位图8-3-5 多阵列矩阵MAX结构返回返回2021/9/1728EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.逻辑阵列逻辑阵列逻辑阵列块逻辑阵列块LAB逻辑单元逻辑单元局部互连通道局部互连通道LE嵌入阵列嵌入阵列嵌入阵列块嵌入阵列块逻辑阵列逻辑阵列行互连通道行
35、互连通道列互连通道列互连通道I/O单元单元图8-3-6 灵活逻辑单元阵列FLEX结构返回返回2021/9/1729输出布线区输出布线区ORP全局布线区全局布线区GRPCDN大块大块 C大块大块 B大块大块 A大块大块D输入输入/输出输出单元单元IOC通用逻辑通用逻辑块块GLB输入总线输入总线I/O引出端引出端CDN时钟分配网络时钟分配网络图8-3-7 大块结构CKL0CKL1CKL2IOCKL0IOCKL1返回返回2021/9/1730&841&11CinD1D2CoutFR1DSC1MUXQ1=1=&=&12个共个共享乘积项享乘积项5个独享个独享乘积项乘积项5到其他到其他8个宏单元个宏单元从
36、前面从前面MC移入移入向后面向后面MC移出移出逻辑反馈逻辑反馈CLOCKOESETRESET前面宏单元前面宏单元的算术进位的算术进位快速时钟快速时钟019个宏单元个宏单元中的一个中的一个全局块全局块OEI/O模块模块OE控制控制Pin引出端引出端反馈使能控制反馈使能控制输输入入引引出出端端寄寄存存/锁锁存存反馈极性反馈极性去后面宏单元的算术进位去后面宏单元的算术进位反馈到反馈到UIM输入到输入到UIM*当不使用乘积项时，当不使用乘积项时，OE被强制为高电平被强制为高电平ALU时钟时钟选择选择寄存器寄存器透明控制透明控制.21个来个来自自UIM的输入的输入3个来自个来自快速外快速外输入引输入引出
37、端出端与阵列与阵列图8-3-12 高集成度功能模块FB原理图返回返回2021/9/1731&=1C11DQC11DQC11DQEN=1到到FB与与阵列阵列来自来自FB宏宏单元寄存器单元寄存器去去UIM来自宏单元来自宏单元OE乘积项乘积项输出选择输出选择输出极性输出极性三态输出三态输出缓冲器缓冲器FOE0FOE1快速使能快速使能CKEN0CKEN1时钟使能时钟使能时钟使能时钟使能FCLK0FCLK1快速时钟快速时钟FCLK2时钟选择时钟选择输入输入选择选择输入输入极性极性图8-3-14 I/O模块原理图返回返回2021/9/1732图8-3-20 EPF10K20嵌入阵列块EAB1DC1RQ1DC1RQ1DC1RQ8,9,10,118,4,2,1622数据数据进进数据数据出出地址地址RAM/ROM2568512410242 20481写控制写控制1DC1RQ242,4,8,162,4,8,16EAB局部互连局部互连列互连列互连全局清全局清0行互连行互连直接输入全局信号直接输入全局信号返回返回2021/9/1733