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1、课程设计EDA技术与VHDL语言课程设计报告题 目： 多路彩灯控制器 班 级： 电信10-2班 姓 名： 李利旺 学 号： 指导教师： 徐维 成 绩： 电子与信息工程学院信息与通信工程系摘要：（一）实验目的1 进一步掌握EDA技术与VHDL课程所学的理论知识。2 了解数字电路设计的基本思想和方法，学会科学分析和解决问题。3 熟悉几种常用集成数字芯片，并掌握其工作原理，进一步学会使用其进行电路设计。4. 培养认真严谨的工作作风和实事求是的工作态度一、设计任务与要求（1）要有六种不同的彩灯花型。（2）多路花型可以自动变换循环往复。（3）彩灯变幻的快慢接拍可以选择。（4）可进行复位。二、总体框图（一
2、）设计思路用VHDL进行设计，首先应该理解，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。 首先应进行系统模块的划分，规定每一个模块的功能以及各模块之间的接口，最终设计方案分为三大模块：16路花样彩灯显示器、时序控制器、整个电路系统，从而达到控制彩灯闪烁速度的快慢和花型的的变换。1.自动控制多路彩灯按预设的花型进行变换；2、花型种类不少于三种，花型自拟；3.分别用快慢两种节拍实现花型变换。
3、4.选择：用可编辑逻辑器件实现。 (二)总体方案的设计根据题目实际要求，经过分析与思考，拟定以下两种方案：方案一：总体分为三个模块。第一块实现花形的演示，第二块实现花形的控制及节拍控制；第三块实现时钟信号的产生。方案二：整体电路分为四块。第一块实现花形的演示；第二块实现花形的控制；第三块实现节拍控制；第四块实现信号产生。方案三：有三个模块，第一个模块是时钟控制模块，第二块是花形控制模块，第三块是整体模块。（三）总体设计的选择三种方案比较发现，第三种方案相对简单。这样设计其优点在于：设计思想比较简单，元件种类使用较少，且易于连接电路。基于以上原因，加上短时间内完成课程设计，我选择了连线少的，易于
4、连接和调试的方案。（四）总体设计的选择1 设计原理 时序控制电路SXKZ根据输入信号CKL_IN，CLR，CHOSE_KEY产生符合一定要求的、供显示控制电路使用的控制时钟信号，而显示控制电路XSKZ则根据时序控制电路SXKZ输入的控制时钟信号，输出种花形循环变化的、控制路彩灯工作的控制信号，这些控制信号加上驱动电路一起控制彩灯工作。2系统设计方案根据系统设计方案要求可知，整个系统共三个输入信号：控制彩灯节拍快慢的基准时钟信号CLK_IN，系统清零信号CLK，彩灯节拍快慢选择开关CHOSE_KEY：共有16个输出信号LED【15.0】，分别控制16路彩灯。 我们可将整个彩灯控制器CDKZQ分为
5、两大部分：时序控制电路SXKZ和显示控制电路XSKZ，整个系统的组成原理如下图。三、选择器件16X16LED显示EPI版上SW【】拨码p四、功能模块（一）时序控制电路的源程序SXKZ。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sxkz is port(chose_key:in std_logic; clk_in:in std_logic; clr:in std_logic; clk:out std_logic);end entity sxkz;architecture art
6、of sxkz is signal cllk:std_logic; begin process(clk_in,clr,chose_key) is variable temp:std_logic_vector(2 downto 0); begin if clr=0then当CLK0时清零，否则正常工作 cllk=0;temp:=000; elsif rising_edge(clk_in)then if chose_key=1then if temp=011then temp:=000; cllk=not cllk; else temp:=temp+1; end if;-当CHOSE_KEY=1产
7、生基准时钟频率的1/4的时钟信号，否则产生基准时钟-频率的1/8的时钟信号 else if temp=111then temp:=000; cllk=not cllk; else temp:=temp+1; end if; end if; end if;end process;clk=cllk;end architecture art;时序控制电路SXKZ的仿真图如下；时序控制电路SXKZ的功能是，用CHOSE_KEY控制输入信号CKL_IN的快慢节拍。而CLR是控制开关。（二）显示控制电路的源程序-XSKZ.VHDLlibrary ieee;use ieee.std_logic_1164.a
8、ll;entity xskz is port( clk:in std_logic; clr:in std_logic; led:out std_logic_vector(15 downto 0);end entity xskz;architecture art of xskz is type state is(s0,s1,s2,s3,s4,s5,s6); signal current_state:state; signal flower:std_logic_vector(15 downto 0); begin process(clr,clk)is constant f1:std_logic_v
9、ector(15 downto 0):=10001; constant f2:std_logic_vector(15 downto 0):=01010; constant f3:std_logic_vector(15 downto 0):=10011; constant f4:std_logic_vector(15 downto 0):=00100; constant f5:std_logic_vector(15 downto 0):=00101;constant f6:std_logic_vector(15 downto 0):=01101; -六种花形的定义 begin if clr=1t
10、hen current_state flower=00000; current_state flower=f1; current_state flower=f2; current_state flower=f3; current_state flower=f4; current_state flower=f5; current_state flower=f6; current_state=s1; end case; end if; end process; led=flower;end architecture art;显示控制电路XSKZ的仿真图如下；显示控制电路XSKZ的功能是控制花形的。
11、（三）整个电路系统的VHDL源程序-CDKZQ. VHDLlibrary ieee;use ieee.std_logic_1164.all;entity cdkzq is port(chose_key:in std_logic; clk_in:in std_logic; clr:in std_logic; VGA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); led:out std_logic_vector(15 downto 0);end entity cdkzq;architecture art of cdkzq is component sxkz is port(
12、chose_key:in std_logic; clk_in:in std_logic; clr:in std_logic; clk:out std_logic); end component sxkz; component xskz is port( clk:in std_logic; clr:in std_logic; led:out std_logic_vector(15 downto 0); end component xskz; signal s1:std_logic; begin VGA=0110; u1:sxkz port map(chose_key,clk_in,clr,s1)
13、; u2:xskz port map(s1,clr,led);end architecture art;整个电路CDKZQ系统的仿真图如下；整个电路CDKZQ系统是把SXKZ与XSKZ综合成一个电路。五、总体设计电路图花形变化10001010101001100100001010110110001六、分析与总结 用VHDL进行设计，首先应该理解 ，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDH“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的。它使的我们可以从简单的单元入手，逐渐构成庞大而复杂的系统
14、。通过使用EDA编程既方便又快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证，实验表明，此设计方法能够满足多种不同花样彩灯的变化要求。并且该方法便于扩展不同变化模式的彩灯花样。 电子技术课程设计是配合电子技术基础课程与实验教学的一个非常重要的教学环节。他不但能巩固我们以所学的电子技术的理论知识，而且能提高我们的电子电路设计水平，还能加强我们综合分析问题和解决问题的能力。进一步培养我们的实验技能和动手能力，启发我们的创新思维。使用VHDL语言设计电路，思路简单，功能明了。使用Max+Plus设计电路不仅可以进行逻辑仿真，还可以进行时序仿真，使用PLD不仅省去了电路制作的麻烦，还可以反复进
15、行硬件的实验，非常方便地修改设计，且设计的电路的保密性强。总之，采用EDA技术使得复杂的电子系统的设计变的简单易行，提高了设计的效率。在电子电路设计领域中，电子设计自动化(EDA)工具已成为主要的设计手段，而VHDL语言则是EDA的关键技术之一，它采用自顶向下的设计方法，即从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块，最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本文介绍了基于EDA技的多路彩灯控制器的设计与分析七、心得体会本次课程实习我虽然用了两个星期的时间就全部做完，但整个过程我都认真的完成了，而且从中收获很多。可以总结为以下的几点：1，对EDA知识的巩固与提高
16、这次课程设计主要是运用VHDH设计的一些相关知识，在整个实习过程中，都离不开对EDA课程知识的再学习。我在最开始，就先将实习用到的知识通过翻阅数电书回顾了一遍（这也是对这门课的复习，给以后的复习备考减少了很多负担），这样的回顾让我对知识的理解更加透彻，对后来的快速设计起了很好的铺垫作用。2，学会了理论联系实际课程设计，通过选择的题目，根据要求，运用所学知识将其付诸实践来完成。这并不是在课堂上的单纯听懂，或者课后看书过程中的深入理解，这需要的是一种理论联系实践的能力。理论知识往往都是在一些理想状态下的假设论，而实际的动手操作则完全不同，需要考虑实际中的很多问题。有些知识在理论上可能完全没错但到了
17、实际中则不然。比如在动笔做题时我们是不用考虑导线的电阻的，但在实际中，导线电阻有时是会带来时延造成花型变化的错乱，所以我们应尽量在连接电路时选择最短路径。3，学会了如何运用电路板、芯片、导线等组装各种功能的电路；虽然这不是第一次用电路板，因为之前的课内实验也用过，但当时的运用也只是插些导线和电阻电容之类的，用了电路板的很小部分。这次的实习中应用了整块板子，实习后对电路板的组成完全了解了，并能熟练运用。实习中通过对电路的连接也懂得了如何通过设计的分析对所连电路的整体布局，如何更好的设计模块将它放在最合适的位置。一个完美的作品不仅要能很好的完成要求实现功能，还要在感官上给人美的享受。所以站在美的角
18、度对自己的电路进行改良是很必要的。4，和同学的互相协作共同进步在实习中经常会遇到一些自己可能暂时无法想明白的问题，请教同学或老师是很好的做法，节省时间也会从别人上上学到更多。在设计时和同学相互交流各自的想法也是很重要的，不同的人对问题的看法总有差异，我们可以从交流中获得不同的idea，其他人的设计一定有比你出色的地方，很好的借鉴，并在大家的商讨中选择最优方案最终一定会得到最好的设计方法。5，其他课程实习设计是开端，设计是关键，测试是必须。所以实现过程中不仅要求对知识的掌握要足够准确与精通，更要有绝对的耐心与细心。设计模块电路时一定按照自己的设计图仔细设计这会对后面的测试起到很好的铺垫作用。在后
19、面查错时就不用花费精力在检查上，可以给减少很多后续工作。我在这次的实习中其实也有连错线的时候，但我很快检查出来调整了电路，结果测试电路后花型显示完全正确。没有费太多的功夫在检查电路上通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，最好的办法就是问别人，因为每个人掌握情况不一样，不可能做到处处都懂，发挥群众的力量，复杂的事情就会变得很简单。这一点我深有体会，在很多时候，我遇到的困难或许别人之前就已遇到，向他们请教远比自己在那冥思苦想来得快。通过这次彩灯设计之后，让我学到了很多，不仅是巩固了先前学的模电、数电的理论知识，而且也培养展。在这次的课程设计里深入的接触了运用电子集成元器件制作多路彩灯的过程，并和同学一起讨论用软件制作出了这一个多路彩灯控制系统。正所谓“纸上谈兵终觉浅，觉知此事要躬行。”学习任何知识，仅从理论上去求知，而不去实践的