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1、关于项目三组合逻辑电路第一页，本课件共有67页3.1组合逻辑电路的分析和设计组合逻辑电路的分析和设计 专题目标：专题目标：v了解组合电路的基本概念；v掌握组合逻辑电路的分析方法；v掌握组合逻辑电路的设计方法；v熟悉加法器的工作原理。第二页，本课件共有67页3.1.1 组合电路概念组合电路概念v数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。v在逻辑电路中，任意时刻的输出状态只取决于该时刻的输入状态，而与输入信号作用之前的电路的状态无关，这种电路称为组合逻辑电路，如图所示。v由图可以看出，组合逻辑电路可以有多个输入端，多
2、个输出端。组合逻辑电路A1A2AnY1Y2Yn第三页，本课件共有67页v组合逻辑电路由各类最基本的的逻辑门电路组合而成。v特点 电路的输出值只与当时的输入值有关，没有记忆功能（即电路结构中没有存储单元），输出状态随着输入状态的变化而变化，类似于电阻性电路，如加法器、译码器、编码器、数据选择器等都属于此类。第四页，本课件共有67页3.1.2组合逻辑电路的分析方法组合逻辑电路的分析方法 组合逻辑电路的分析就是根据给定的逻辑电路，通过分析找出电路的逻辑功能，或是检验所设计的电路是否能实现预定的逻辑功能，并对功能进行描述。其一般步骤为：1.根据逻辑图写出输出逻辑函数表达式；根据逻辑图写出输出逻辑函数表
3、达式；2.列出真值表；列出真值表；3.说明电路的逻辑功能。说明电路的逻辑功能。第五页，本课件共有67页【例】：组合电路如图所示，分析该电路的逻辑功能。第六页，本课件共有67页第七页，本课件共有67页第八页，本课件共有67页【例】：组合电路如图所示，试分析其逻辑功能。第九页，本课件共有67页解：(1)由逻辑图写出逻辑表达式：（2）变换与化简：第十页，本课件共有67页（3）列真值表如下表3-2：（4）电路的逻辑功能：电路的输出Y 只与输入A、B 有关，而与输入C 无关。Y 和A、B 的逻辑关系为：A、B 中只要一个为0，Y=1；A、B 全为1 时，Y=0。所以Y 和A、B 的逻辑关系为与非运算的关
4、系。第十一页，本课件共有67页3.1.3 组合逻辑电路的设计方法组合逻辑电路的设计方法 组合逻辑电路的设计，就是根据给定的逻辑要求，求出最合理的实现该逻辑功能的逻辑图。“最合理”指的是：以电路简单、所用器件个数最少，而且连线最少为目标，即逻辑函数式中的乘积项的个数最少，且乘积项中变量的个数也最少。设计组合逻辑电路的一般步骤大致如下：1.根据对电路逻辑功能的要求，列出真值表；根据对电路逻辑功能的要求，列出真值表；2.由真值表写出逻辑表达式；由真值表写出逻辑表达式；3.简化和变换逻辑表达式，从而画出逻辑图。简化和变换逻辑表达式，从而画出逻辑图。第十二页，本课件共有67页 【例】设计一个三人表决电路
5、，结果按“少数服从多数”的原则决定。解：（1）根据设计要求建立该逻辑函数的真值表。设三人的意见为变量A、B、C，表决结果为函数L。对变量及函数进行如下状态赋值：对于变量A、B、C，设同意为逻辑“1”；不同意为逻辑“0”。对于函数L，设事情通过为逻辑“1”；没通过为逻辑“0”。列出真值表如下表3-3所示。第十三页，本课件共有67页（2）由真值表写出逻辑表达式 该逻辑式不是最简。（3）化简 由于卡诺图化简法较方便，故一般用卡诺图进行化简。将该逻辑函数填入卡诺图如图3-6所示。合并最小项，得最简与或表达式：ABC00 01 11 100000101010100 1图3-6 三人表决电路表达式卡诺图化
6、简第十四页，本课件共有67页（4）画出逻辑图如图3-7（a）所示。如果要求用与非门实现该逻辑电路，就应将表达式转换成与非与非表达式：画出逻辑图如图3-7（b）所示。第十五页，本课件共有67页 【例】用于非门设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。解：（1）列真值表：设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表3-4。第十六页，本课件共有67页（2）由真值表写出逻辑表达式：（3）
7、变换：（4）画出逻辑图如下图3-8所示。此设计也可由异或门实现如下图3-9所示：第十七页，本课件共有67页 【例】设计一个电话机信号控制电路。电路有I 0（火警）、I 1（盗警）和I 2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用与非门实现。解：（1）列真值表，如表3-5所示：对于输入，设有信号为逻辑“1”；没信号为逻辑“0”。对于输出，设允许通过为逻辑“1”；不设允许通过为逻辑“0”。第十八页，本课件共有67页（
8、2）由真值表写出各输出的逻辑表达式：这三个表达式已经是最简，不需化简。但需要用同时非门和与门实现，且L2需用三输入端与门才能实现，故不符合设计要求。（3）根据要求，将上式转换为与非表达式：第十九页，本课件共有67页（4）画出逻辑图如图3-10所示。第二十页，本课件共有67页 可见，在实际设计逻辑电路时，有时并不是表达式最简单，就能满足设计要求，还应考虑所使用集成器件的种类，将表达式转换为能用所要求的集成器件实现的形式，并尽量使所用集成器件最少，就是设计步骤框图中所说的“最合理表达式”。第二十一页，本课件共有67页3.2 常用的组合逻辑电路常用的组合逻辑电路第二十二页，本课件共有67页3.2.1
9、 编码器编码器 广义上讲，编码就是用文字、数码或者符号表示特定的对象。例如，为街道命名，给学生编学号，写莫尔斯电码等，都是编码。但本章所讨论的编码是指以二进制码来表示给定的数字、字符或信息。能够完成编码工作的器件称为编码器(Encoder)。它是一种多输入，多数出的组合逻辑电路。例如计算器上的键盘编码器，按下一个按键，编码器将该键产生的信号编成相应的数码送入机器中，以便进行处理。在数字系统中广泛使用的是二进制编码器。第二十三页，本课件共有67页1.二进制编码器二进制编码器 能够将各种输入信息编成二进制代码的电路称为二进制编码器。由于n位二进制代码可以表示2n种不同的状态，所以，2n个输入信号只
10、需要n个输出就可以完成编码工作。由于编码器是一种多输人、多输出的组合逻辑电路，一般在任意时刻编码器只能有一个输入端有效(存在有效输入信号)。例如当确定输入高电平有效时，则应当只有一个输入信号为高电平，其余输入信号均为低电平(无效信号)。第二十四页，本课件共有67页 【例】设计一个83线编码器。解：由题可知，该电路应有八个输入端，三个输出端，是一个二进制的编码器。用X0X7表示八路输入，Y0Y2表示三路输出。原则上编码方式是随意的，比较常见的编码方式是按二进制数的顺序编码。设输入、输出信号均为高电平有效，列出8-3线编码器的真值表如表3-8所示。第二十五页，本课件共有67页 由真值表可以发现：八
11、个输入变量之间是互相排斥的关系(即一组变量中只有一个取1)，所以可以求出:第二十六页，本课件共有67页 下图即为分别用“或”门和“与非”门实现该逻辑功能的逻辑图。第二十七页，本课件共有67页2.优先编码器优先编码器 一般编码器在工作时仅允许一个输入端输入有效信号，否则编码电路将不能正常工作，使输出发生错误。而优先编码器则不同，它允许几个信号同时加至编码器的输入端，但是由于各个输入端的优先级别不同，编码器只接受优先级别最高的一个输入信号，而对其他输人信号不予考虑。第二十八页，本课件共有67页 将十进制数的09编成二进制代码的电路就是二-十进制编码器。下面以项目三中采用的74LSl47二-十进制(
12、8421)优先编码器为例加以介绍。74LSl47编码器的功能表如下表所示。（1）4位二进制优先编码器位二进制优先编码器74LS147第二十九页，本课件共有67页74LSl47编码器的引脚图及逻辑符号分别如下图所示。第三十页，本课件共有67页（2）3位二进制优先编码器位二进制优先编码器74LS148输输入入：逻辑：逻辑0(0(低电平）有效，优先权最高是低电平）有效，优先权最高是优先权最低是优先权最低是输输出出：反码：反码第三十一页，本课件共有67页集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148EI为使能输入端，低电平有效。EO为使能输出端，高电平有效，一般接至低位
13、芯片。GS为扩展输出端，低电平有效，起扩展电路的作用。当当EI=0时时，编编码码器器正正常常工工作作，允允许许高高级级别别输输入入端端有有效效低低信信号号，对对其其进进行行编编码码。此此时时编编码码器器有有正正常常编编码码输输出出时时，EO=1，GS=0；当当EI=0时时，编编码码器器允允许许编编码码，但但是是输输入入端端没没有有有有效效低低电电平平信信号号时时，即即输输入入全全是是高高电电平平时时，EO=0，GS=1，输输出出全全是是1；当EI=0时，编码器正常工作当EI=1时，编码器不能正常工作。EO=1，GS=1，输出全是1。第三十二页，本课件共有67页集成集成3 3位二进制优先编码器位
14、二进制优先编码器74LS14874LS148的级联的级联:两块两块8线线-3线实现线实现16线线-4线优先编码器线优先编码器EI=0，EO=1，GS=Y3=0EI=1，低位芯片不允许编码Y0=Y1=Y3=1当高位芯片没有编码要求时，GS=Y4=1，Y0=Y1=Y3=1第三十三页，本课件共有67页 3.2.2 译码器译码器 译码是将给定的代码翻译成相应的输出信号或另一种形式代码的过程。译码是编码的逆过程。能够完成译码工作的器件称为译码器。它也是一种多输入、多输出的组合逻辑电路。在数字系统中，处理的是二进制代码，而人们习惯于用十进制，故常常需要将二进制代码翻译成十进制数字或字符，并直接显示出来。第
15、三十四页，本课件共有67页1.二进制译码器二进制译码器 二进制译码器是将二进制代码翻译成相应输出信号的电路。它有m个输入端，2m个输出端。输入信号是二进制代码，输出信号是一组高、低电平信号。下表所示为2-4线译码器功能表。输入端为A0和A1，输出端为Y0Y3。当A1 A0取不同的值时，Y0Y3分别处于有效的状态，电路实现译码功能。输入、输出均为高电平有效。第三十五页，本课件共有67页根据功能表，可以求出输出Y0Y3的表达式：根据表达式，画出实现电路如图所示。第三十六页，本课件共有67页 下图所示为3-8线译码器74HC138的逻辑符号及外引线功能图。第三十七页，本课件共有67页 74HC138
16、逻辑功能表第三十八页，本课件共有67页2.二二-十进制译码器十进制译码器 二-十进制译码器是将输入BCD码翻译成十个相应输出信号的电路，有时也称为4-10线译码器。下图所示为BCD码输入的4-10线译码器74HC42的逻辑符号及外引线。第三十九页，本课件共有67页 由于该译码器具有m=4个输入端，n=10个输出端，n2m，所以将这种译码器称为部分译码器。由表知，当输入端出现10101111六组无效数码(伪数码)时，输出端全部为高电平1，所以该电路具有拒绝无效数码输入的功能。若将最高位输入A3看做使能端，则该电路可当做3-8线译码器使用。第四十页，本课件共有67页3.显示译码器显示译码器 在数字
17、系统中，常常需要将译码后所获得的结果或数据直接以十进制数字的形式显示出来。为此，需要首先将二-十进制代码送入译码器，用译码器的输出去驱动显示部件。具有这种功能的译码器称为显示译码器。（1）数码显示器）数码显示器 常见的数码显示器有许多种形式。它的主要作用是用来显示数字和符号，如发光二极管数码管(LED)、液晶数码管(LCD)、荧光数码管、辉光数码管等。LED七段数码管是由七个发光二极管按一定的顺序排列而成。a，b，c，d，e，f，g七段组成一个“日”字，如下图所示。第四十一页，本课件共有67页 根据连接方式的不同，有共阴极方式与共阳极方式，如下图所示。采用共阴极方式时，如图（a）所示，译码器输
18、出高电平可以驱动相应二极管发光显示；采用共阳极方式时，如图（b）所示，译码器输出低电平可以驱动相应二极管发光显示。为了防止电路中电流过大而烧坏二极管，电路中需串联限流电阻。例如：当采用共阴极方式时，若要显示数字“5”，则a，c，d，f，g段加高电平发光，其余各段加低电平熄灭。第四十二页，本课件共有67页第四十三页，本课件共有67页第四十四页，本课件共有67页b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极第四十五页，本课件共有67页 下面通过对一种MSI BCD译码驱动器电路的介绍，来加深对数字显示译码器的了解。数字显示译码器的主要作用是将输入的代码通过
19、译码器译成相应的高、低电平信号，并驱动显示器件发光、正确显示。74LS47是一种BCD输入、开路输出的4线-七段译码器驱动器。其功能表如下表所示。第四十六页，本课件共有67页（2）集成显示译码器74LS48引脚排列图引脚排列图48驱动共阴，驱动共阴，47驱动共阳驱动共阳第四十七页，本课件共有67页v译码驱动电路的一般组成第四十八页，本课件共有67页功功能能表表第四十九页，本课件共有67页辅助端功能辅助端功能第五十页，本课件共有67页（3）数码显示电路的动态灭零）数码显示电路的动态灭零第五十一页，本课件共有67页3.2.3 数据选择器数据选择器 数据选择器是指能够从多路输人数据中选择一路进行传输
20、的电路，是一种多输入、单输出的组合逻辑电路，又称为多路选择器、多路开关或多路调制器。作用是将输入并行数据变为串行数据输出，可以用一个单刀多掷开关来形象描述。常见的数据选择器有2选1，4选1，8选1和16选1等。第五十二页，本课件共有67页1.4选选1数据选择器数据选择器 下图为双4选1数据选择器74HCl53的逻辑符号及外引线功能图，其作用相当于两个单刀四掷开关，如下图(c)所示。图中D0D3为数据输入端，其个数称为通道数，Y为数据输出端，A1A0为地址输入端，由两个数据选择器共用。地址输入端的个数m与通道数n应满足n=2m，A1A0的状态组合确定D0D3中的一个数据被选中，进行传送输出。第五
21、十三页，本课件共有67页74HCl53的逻辑功能表 第五十四页，本课件共有67页2.数据选择器的应用数据选择器的应用 数据选择器的应用主要有：通过级联进行通道扩展，扩展数据输入端的个数；配合门电路实现逻辑函数，组成函数发生器。(1)通道扩展 当数据选择器输入端个数不足时，可以利用选通端来进行通道扩展。例如用74HCl53完成8选1的工作。(2)组成函数发生器 数据选择器的一个重要应用是用来实现逻辑函数。若数据选择器地址输入端的个数为n，则通过数据选择器能够实现含有n+1个逻辑变量的逻辑函数。将其中的n个变量作为地址输入变量，剩余的一个变量以原变量或反变量的形式从数据输入端输入。第五十五页，本课
22、件共有67页 8选选1数据选择器数据选择器74HC151第五十六页，本课件共有67页功能表如表所示 第五十七页，本课件共有67页 【例】请用8选1数据选择器74HC151实现逻辑函数。解：由于该逻辑函数含有4个逻辑变量，因此选取其中的3个作为数据选择器的地址输入变量，1个作为数据输入变量。这里，选取A，B，C作为地址输入变量，D作为数据输入变量，并将数据选择器的输出记做Y，则：将逻辑函数F整理后与Y比较可得：第五十八页，本课件共有67页 将D0D7加至数据输入端，在逻辑变量A，B，C的控制下，便可实现逻辑函数F，如图所示：第五十九页，本课件共有67页第六十页，本课件共有67页3.2.4 数据分
23、配器数据分配器 数据分配器是将一路输入变为多路输出的电路，是一种单输入、多输出的组合逻辑电路，又称为多路解调器。作用是将串行数据输入变为并行数据输出，可以用一个单刀多掷开关来形象描述。下面以4路数据分配器为例进行说明。74HC139是双4路数据分配器2-4线译码器。逻辑符号与外引线功能图如下图所示。第六十一页，本课件共有67页 当用做数据分配器时，根据地址输入端A1A0分别取0011不同的值时，选中其中的1路输出，功能表如下表所示。该器件与2-4线译码器功能一致。若将A1A0看做译码器输入端，G看做使能端，则该器件就是一个2-4线译码器。所以任何带使能端的全译码器(区别于部分译码器)均可以用做
24、数据分配器。第六十二页，本课件共有67页3.1.5 加法器加法器 完成二进制数加法运算的单元电路称为加法器。在数字系统中算术运算都是利用加法进行的，因此加法器是数字系统中最基本的运算单元。由于二进制运算可以用逻辑运算来表示，因此我们可以用逻辑设计的方法来设计运算电路。加法器按照所实现的逻辑功能不同，分为半加器和全加器。第六十三页，本课件共有67页1.一位加法器一位加法器v半加器半加器 半加指的是只考虑将两个二进制数相加，不考虑低位向本位的进位。实现半加逻辑功能的单元电路称为半加器。半加器不考虑低位向本位的进位，因此它有两个输入端和两个输出端。v全加器全加器 两个多位二进制数进行加法运算时，除了
25、最低一位（可以使用半加器）以外，每一位相加时，不仅需要考虑两个加数的相加，还要考虑低一位向本位的进位，即两个加数和低一位的进位，3个数相加。这样的加法叫全加。完成全加逻辑功能的单元电路称为全加器。全加和半加之间的主要区别在于半加器全加和半加之间的主要区别在于半加器“两个数两个数”，全加器，全加器“三个数三个数”。第六十四页，本课件共有67页2.多位加法器多位加法器（1）串行进位加法器）串行进位加法器 两个多位二进制数进行加法运算时，上述的一位二进制数加法器是不能完成的，必须把多个这样的全加器连接起来使用。由全加器的串联可构成n位加法器，每个全加器表示一位二进制数据，构成方法是依次将低位全加器的
26、进位CO输出端连接到高位全加器的进位输入端CI。这种加法器的每一位相加结果都必须等到低一位的进位产生之后才能形成，即进位在各级之间是串联关系，所以称为串行进位加法器。其结构示意图如下图所示。第六十五页，本课件共有67页（2）先行进位加法器）先行进位加法器 为了提高运算速度，必须设法减小由于进位引起的时间延迟，方法就是事先由两个加数构成各级加法器所需要的进位。集成加法器74LS283就是先行进位加法器，其逻辑符号如下图所示。74LS283执行两个4位二进制数加法，每位有一个和输出，最后的进位CI由第4位提供，产生进位的时间一般为22ns。第六十六页，本课件共有67页感谢大家观看第六十七页，本课件共有67页