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1、顺序脉冲发生器第1页，本讲稿共10页一、计数型顺序脉冲发生器一、计数型顺序脉冲发生器一、计数型顺序脉冲发生器一、计数型顺序脉冲发生器(一一)由四进制计数器由四进制计数器(JK 触发器触发器)和译码器构成和译码器构成Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&Y1Y2Y3CPQ0Q1Y0Y1Y2Y3第2页，本讲稿共10页(二二)由由 D 触发器和译码器构成触发器和译码器构成C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCPCRRD111Y0&Y1Y2Y3结果与前同结果与前同防防止止竞竞争争冒冒险险第3页，本讲稿共10页二、移动位型顺序脉冲发生器二、移动位型顺序脉冲
2、发生器二、移动位型顺序脉冲发生器二、移动位型顺序脉冲发生器C11DQ0C11DQ1C11DQ2C11DQ3FF0FF1FF2FF3CPCPCRRRRR1 状态图同环型计数器，能自启状态图同环型计数器，能自启动，只有动，只有 4 个有效状态，但不需译个有效状态，但不需译码器。码器。(一一)由环型计数器构成由环型计数器构成CPQ0Q1Q2Q3(二二)由扭环型计数器构成由扭环型计数器构成（略）（略）第4页，本讲稿共10页三、用三、用三、用三、用 MSI MSI 构成顺序脉冲发生器构成顺序脉冲发生器构成顺序脉冲发生器构成顺序脉冲发生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16
3、374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二进位二进制计数制计数译码译码缓冲缓冲寄存寄存第5页，本讲稿共10页5.4.2 5.4.2 三态逻辑和微机总线接口三态逻辑和微机总线接口三态逻辑和微机总线接口三态逻辑和微机总线接口一、总线结构一、总线结构一、总线结构一、总线结构总线是多条数据线或地址线控制信号线的简称。总线是多条数据线或地址线控制信号线的简称。(一一)总线表示方法总线表示方法公用导线公用导线设备设备 1设备设备 2总线总线总线总线设备设备 1设备设备 2(二二)设备性质与
4、总线设备性质与总线双向设备双向设备可读出可读出,可写入可写入输出设备输出设备只只“读出读出”总总总总 线线线线输入设备输入设备只只“写入写入”第6页，本讲稿共10页(三三)常用器件与总线的连接常用器件与总线的连接1.两个以上两个以上TTL(CMOS)器件输出端不能与同一根总线连接器件输出端不能与同一根总线连接;2.OC门和门和 OD门门 可以输出端并联可以输出端并联(线线)后连接总线后连接总线;3.三态逻辑器件的输出端可以连接同一根总线三态逻辑器件的输出端可以连接同一根总线;二、三态器件和总线设计二、三态器件和总线设计二、三态器件和总线设计二、三态器件和总线设计(一一)三态器件三态器件三态三态
5、:高电平、低电平高电平、低电平、高阻态高阻态三态缓冲器的逻辑符号三态缓冲器的逻辑符号曾用曾用国标国标美国美国原码输出高电平使能原码输出高电平使能EN1原码输出低电平使能原码输出低电平使能EN1反码输出高电平使能反码输出高电平使能EN1反码输出低电平使能反码输出低电平使能EN1第7页，本讲稿共10页(二二)总线设计总线设计 例例 1 利用译码器实现利用译码器实现 8 个数据共享一根总线个数据共享一根总线74LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y7P PQ QR RS ST TU UV VWWA0A1A2EN1EN1.总总线线0 00 00 01 10 00 00 01 10
6、01 11 10 00 00 01 11 10 01 10 01 11 11 11 11 1100第8页，本讲稿共10页设备设备 2设备设备 4设备设备 3三态三态锁存锁存译译码码ENEN输出信号输出信号输出信号输出信号输入信号输入信号输入信号输入信号三态三态锁存锁存设备设备选择选择ENEN设备设备 1CP选通选通 例例 2 典型微型计算机总线电路典型微型计算机总线电路高阻态高阻态00001111第9页，本讲稿共10页双向总线双向总线寄存器寄存器CC4034CC4034AEA/BA/SP/SDSCPCP端口端口端口端口A A端口端口端口端口B BBUS 1BUS 2例例3 两总线间数据双向传送电路两总线间数据双向传送电路CC4034：带有总线结构的通用寄存器：带有总线结构的通用寄存器高阻态高阻态A组数据组数据选通选通0 1传输方向控制传输方向控制1 0异步异步同步同步控制控制1 1并行并行串行串行控制控制串行数据输入串行数据输入数据传输数据传输与与CP无关无关0 00 0/1/1CP选通数据选通数据 同步传输同步传输第10页，本讲稿共10页