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1、12/2/20221http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术微机接口技术与应用第六章 Still waters run deep.流静水深流静水深,人静心深人静心深 Where there is life,there is hope。有生命必有希望。有生命必有希望12/2/20222http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术本章内容本章内容6.1 半导体存储器6.2 存储器接口技术6.3 主存储器接口6.4 高速缓冲存储器接口12/2/20223http:/ 湖北师范学院计
2、算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术本章首页本章首页本章首页本章首页1.1.半导体存储器半导体存储器存储器系统：容量大、速度快、成本低分级结构：分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器)中央处理器快存外存主存存储器的分级结构存储器的分级结构内存主机速度快、容量小速度慢、容量大按制造工艺分按制造工艺分双极型双极型:速度快、集成度低、功耗大、成本高MOSMOS型型:集成度高、功耗小、成本低按存取方式分按存取方式分随机存取存储器(RAMRAM):易失性只读存储器(ROMROM):非易失性静态(SRAMSRAM):双稳电路;速
3、度快动态(DRAMDRAM):靠电容存储,刷新;集成度高、功耗和价格低掩模ROM:用户不可写入可编程PROM:用户可写入一次用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除电擦除的、可编程E2PROM:可多次写入;电擦除概述：概述：6.1 半导体存储器半导体存储器12/2/20224http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术6.1 6.1 半导体存储器（续）半导体存储器（续）本章首页本章首页本章首页本章首页2.2.半导体存储器的主要性能指标半导体存储器的主要性能指标存储容量存储容量:能存储二进制数码的数量,即存储元的个数;mn
4、,1K4,8KB存取时间存取时间(读写周期读写周期):):从启动一次存储器操作到完成该操作所经历的时间功耗:每个存储元消耗功率的大小;w/位、mw/位可靠性:对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时3.3.存储芯片的组成存储芯片的组成地址译码器数据缓冲器存储矩阵控制逻辑n位地址2n-10101mm位数据R/WCS地址译码器地址译码器:接收n位地址，产生2n个选择信号控制逻辑电路控制逻辑电路:接收片选、读写信号，控制传送数据缓冲器数据缓冲器:数据中转存储体存储体:主体，由存储元按规律排列字结构位结构12/2/20225http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机
5、科学与技术学院微机接口技术微机接口技术本章首页本章首页本章首页本章首页一、存储器接口应考虑的问题：一、存储器接口应考虑的问题：1）与与CPUCPU的时序配合的时序配合慢速存储器:产生“等待申请”,插入等待周期80868086系统总线周期（系统总线周期（T T周期）周期）T T1 1:发出地址 T T2 2：发读写命令T T3 3:传送数据,前沿检测检测READYREADY T T4 4：结束操作产生等待申请的条件产生等待申请的条件:IO/M、RD/WR、地址译码等待周期个数控制等待周期个数控制:READY=0的时间;触发器级数RDYQ1 Q2CLKT1T2T3TWT4IO/MD2=Q1Q1Q2
6、READY (8284输出)CD1Q1Q1CD2Q2Q2IO/M&RDY送往8284CLK插入插入1 1个个T TW W的情况的情况CD1Q1Q1CD2Q2Q2IO/M&RDY送往8284CLK插入插入2 2个个T TW W(多加1级缓冲器)CD3Q3Q3RDYQ1 Q3CLKT1T2T3TWTWIO/MD2=Q1Q1D3=Q2READY (8284输出)T TW W中操作同中操作同T T3 3T4Q36.2存储器接口技术存储器接口技术12/2/20226http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术本章首页本章首页本章首页本章首页2）C
7、PUCPU总线负载能力总线负载能力小型系统小型系统:直接相连较大系统较大系统:加缓冲器或驱动器3）存储芯片的选用存储芯片的选用芯片类型芯片类型Cache:双极型RAM或高速MOS静态RAMRAM小容量(64KB内):SRAM 大容量:DRAMROM:EPROM、E2PROMMM芯片型号芯片型号原则原则:满足容量要求情况下,尽量选用容量大、集成度高的减轻负载减轻负载 降低成本降低成本 减小电路板面积减小电路板面积芯片型号芯片型号芯片数量芯片数量ABAB的负载的负载DBDB的负载的负载2114(1K4)1682=1681=86116(2K8)441=441=46264(8K8)111构成构成8KB
8、8KB1）片选控制的译码方法片选控制的译码方法线选法线选法:1根高位地址选中1个芯片A12(1)4KBCS(2)4KBCS(3)4KBCS111A13A14A011用用4KB4KB构构成成12KB12KB优点优点:简单缺点缺点:地址重叠、地址空间不连续A12=0,选中(1);A13=0,选中(2);A14=0,选中(3)用于用于 小容量小容量二、存储器地址译码方法二、存储器地址译码方法12/2/20227http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术缺点缺点:同线选法本章首页本章首页本章首页本章首页部分译码法部分译码法:高位地址中的部分参
9、与译码全译码法全译码法:所有高位地址译出全部地址空间用用4KB4KB构构成成32KB32KB地址连续地址连续 与单元一一对应与单元一一对应(1)4KBCS(2)4KBCS(16)4KBCSA0114-16 译码器A1215Y0Y1Y15(1)4KBCS(2)4KBCS(8)4KBCSA0114-16 译码器A1214Y0Y1Y7 A15(不参与译码)混合译码法混合译码法:部分译码与线选法结合11A14A15(1)4KBCS(4)4KBCS(6)4KBCSA0112-4 译码器A1213Y0Y3(5)4KBCS用用4KB4KB构构成成24KB24KB缺点缺点:同线选法实际中常用经改进后的部分译码
10、法12/2/20228http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术设计步骤设计步骤:确定存储器的地址空间画地址分配图或地址分配表确定译码方法并画地址位图选合适器件，画译码电路图2）地址译码电路的设计地址译码电路的设计举例举例:用2KB的ROM和1KB的RAM构成4KB的ROM(0000H0FFFH)和4KB的RAM(2000H2FFFH)，16位地址共用6片 2片ROM,4片RAM芯片编号芯片编号类型与容量类型与容量地址范围地址范围1ROM 2KB0000H07FFH2ROM 2KB0800H0FFFH3RAM 1KB2000H23FF
11、H 4RAM 1KB2400H27FFH5RAM 1KB2800H2BFFH6RAM 1KB2C00H2FFFH地址地址 分配表分配表地地址址位位图图译码允许译码允许一次译码一次译码A A1515A A1414A A1313A A1212A A1111A A1010A A9 90 000000片1的A01000001片2的A010001000片3的A09001001片4的A09001010片5的A09001011片6的A09二次译码74LS138ABCA15A14A13A12A11G2AG2B+5VY0Y1Y4Y5(2片ROM的片选)A1011114 片RAM的片选本章首页本章首页本章首页本章
12、首页12/2/20229http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术本章首页本章首页本章首页本章首页与控制总线的连接3）存储器与控制总线、数据总线的连接存储器与控制总线、数据总线的连接与数据总线的连接RAMROM:OE，可与CS一同控制WE:用MEMW控制RD:用MEMR控制;WR用MEMW控制非字结构的存储芯片多片组合成8位长度除数据线外所有除数据线外所有信号连在一起信号连在一起6.3 6.3 主存储器接口主存储器接口1.1.EPROMEPROM与与CPUCPU的接口的接口1）芯片特性芯片特性(2716)2K8,存取时间450nsVp
13、pVpp:编程电源,编程时,+25V;正常读出时,+5VCECE(PD/PGM):片选(功率下降/编程脉冲),编程时宽度为50ms50ms的正脉冲;读出时,1,功率下降75OEOE:允许输出,低有效工作方式工作方式引脚引脚(24):A010、D07、GND、Vcc、Vpp、CE(PD/PGM)、OE高阻+25V10编程禁止输出+25V00编程核实输入+25V1正脉冲编程高阻+5V1功率下降高阻+5V1输出禁止输出+5V00读D D 0 07 7VppVppOEOECE CE (PD/PGM)(PD/PGM)工作方式信号线12/2/202210http:/ 湖北师范学院计算机科学与技术学院湖北师
14、范学院计算机科学与技术学院微机接口技术微机接口技术2）接口方法接口方法低位地址、数据线直接相连Vcc连+5V,Vpp由开关控制译码器2716A010A1115A0101MRDCEOED07译码器2716A010A1115A010MRDCEOED07译码器2716A010A1115A0101MRDCEOED07确定译码方法并画地址位图CE、OE由高位地址、控制信号译码2.2.SRAMSRAM与与CPUCPU的接口的接口1）芯片特性芯片特性(2114)1K4,存取时间450nsWEWE:=0,写;=1,读引脚引脚(18):Vcc、GND、A09、D03、CS、WE2）接口方法接口方法低位地址A09
15、直接相连D03与数据总线连续4位相连;每2片组成8位CS由高位地址译码产生WE受MEMW控制本章首页本章首页本章首页本章首页12/2/202211http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术3）接口举例接口举例本章首页本章首页本章首页本章首页举例举例:用2716构成4KB的ROM(0000H0FFFH);用2114构成4KB的RAM(2000H2FFFH)，16位地址共用2片2716 8片2114,每2片为一组分析同分析同6.26.2D4774LS138ABCA15A14A13A12A11G2AG2B+5VY0Y1Y4Y5A101111
16、2716(1)CE OE2716(2)CE OE2114(1)CS WECSWE(5)2114(2)CS WECSWE(6)2114(3)CS WECSWE(7)2114(4)CS WECSWE(8)MEMRMEMWD03A010A10D07A010D07A09A09D03D0312/2/202212http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术3.3.DRAMDRAM与与CPUCPU的接口的接口1）芯片特性芯片特性(2164)64K1,存取时间200ns,刷新时间间隔2ms2）接口方法接口方法(借助DRAM控制器)DRAM接口的特殊性定
17、时刷新地址两路复用锁存结构特征结构特征地址输入:RAS有效,输入低8位作行地址;CAS有效,输入高8位作列地址单元选择:4个128128阵列,行、列地址最高位进行四选一刷新:RAS有效,CAS无效;一次刷新4128个(CAS控制四选一电路和数据输出)刷新一遍所有存储元需128个刷新周期引脚引脚(16):Vcc、GND、A07、RAS、CAS、DIN、DOUT、WERAS:行选通信号CAS:列选通信号DIN:数据输入信号DOUT:数据输出信号DRAMDRAM控制器的构成控制器的构成地址多路开关:将地址转换成行、列地址刷新定时器:定时提供刷新请求刷新地址计数器:提供刷新地址,自动加1仲裁电路:读写
18、与刷新同时请求时仲裁时序发生器:提供RAS、CAS、WECPU仲裁电路刷新地址计数器地址 多路开关读/写定时 发生器刷新定时器DRAMRASCASWE地址地址总线本章首页本章首页本章首页本章首页12/2/202213http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术本章首页本章首页本章首页本章首页DRAMC8203DRAMC8203的功能的功能提供行/列地址多路转换和行/列地址选通信号有刷新定时器和刷新计数器,可内部定时启动刷新或由外部请求刷新与存取冲突裁决,空闲时刷新优先,否则正在进行者优先产生系统响应SACK(开始了一个存取周期)传送响应
19、XACK(读:数据已稳定出现在数据端;写:数据已写入DRAM)最多可驱动64片DRAM82038203支持支持21642164时的引脚定义及功能时的引脚定义及功能AH07AL07外部刷新请求保护芯片选择读请求写请求REFRQPCSWRRD存储体选择B0地址输出行选通16K/64KX0/OP2X1/CLKRAS01OUT07CASWE列选通写允许SACKXACK系统响应传送响应B B0 0:存储体选择,=0时RAS0有效;=1时RAS1有效 CASCAS是共用的 PCSPCS有效时才能启动读写操作;也才会有RAS和CAS 刷新刷新时RAS0和RAS1同时有效,CAS无效12/2/202214ht
20、tp:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术6.3 6.3 主存储器接口（续）主存储器接口（续）本章首页本章首页本章首页本章首页用用82038203控制控制2 2组组(共共1616片片)2164)2164构成构成128KB128KB的接口连接的接口连接AH07AL07PCSWRRDB016K/64KOUT07CASWE8203A015MEMRMEMW1A17A19A18A16RAS0RAS1A07RASCASWE21648片A07RASCASWE21648片12/2/202215http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算
21、机科学与技术学院微机接口技术微机接口技术6.4 6.4 高速缓冲存储器（高速缓冲存储器（CacheCache）接口）接口本章首页本章首页本章首页本章首页内存MM(廉价动态RAM):程序运行的所有信息Cache(高速静态RAM):当前使用最多的代码和数据,主存部分内容的副本。地址索引机构置换 控制器高速缓冲存储器CPU主存段(页)地址地址总线数据总线高位地址低位 地址CacheCache结构框图结构框图1.1.地址映象方式地址映象方式1）全相联映象方式全相联映象方式原则原则:Cache和MM均划分为页,MM中的任何一页可调入到Cache中的任何一页位置上灵活灵活;地址索引地址索引机构存储页号机构
22、存储页号256B/页;Cache:32KB,128页;MM:16MB,64K页页内地址MM页号00HFFH0000H00HFFH0001H00HFFH0002H00HFFH2000H00HFFHFFFFH页内地址Cache页号00HFFH000HFFH100HFFH200HFFH10000HFFH127地址索引单元地址2000H0FFFFH10000H20001H1000002H12712816高7位地址12/2/202216http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术地址索引机地址索引机构存储段号构存储段号本章首页本章首页本章首页本章
23、首页2.2.地址索引机构地址索引机构3）分组相联映象方式分组相联映象方式原则原则:Cache划分为页,MM划分为段,每段容量与Cache相同,Cache只接收页号相同的页256B/页;Cache:32KB;MM:16MB,512段 段内页号MM段号0一页120127012400127012511127页内地址Cache页号00HFFH000HFFH100HFFH200HFFH10000HFFH127地址索引单元地址5110400102100511127128162）直接映象方式直接映象方式原则原则:Cache和MM均划分为组,组容量相同;组内直接映象,组间全相联映象分为分为1组组:直接映象直接
24、映象 1页页/组组:全相联全相联作用作用:命中时形成Cache的高位地址 特点特点:按内容存取的相联存储器CAM,TTL器件,本身读写时间延迟极小,所有比较一次完成3.3.置换控制策略置换控制策略先进先出(FIFOFIFO),易实现,但效果不理想最近最少使用(LRULRU),效果好,但复杂目前大多数32位微处理器中已包含Cache和存储管理部件12/2/202217http:/ 湖北师范学院计算机科学与技术学院湖北师范学院计算机科学与技术学院微机接口技术微机接口技术本章首页本章首页本章首页本章首页本章要点本章要点半导体存储器的分类及其主要特点半导体存储器的分类及其主要特点存储器与存储器与CPUCPU接口时应该考虑的问题接口时应该考虑的问题片选控制信号产生的方法片选控制信号产生的方法EPROMEPROM、SRAMSRAM的接口电路设计的接口电路设计DRAMDRAM接口的特殊性接口的特殊性DRAMDRAM控制器的构成及其功能控制器的构成及其功能CacheCache的地址映象方式及其原理的地址映象方式及其原理地址索引机构的作用及其特点地址索引机构的作用及其特点