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1、利用FPPGA实实现多路路话音/数据复复接设备备摘 要： 本文文利用FFPGAA完成了了8路同同步话音音及166路异步步数据的的复接与与分接过过程，并并且实现现了复接接前的帧帧同步捕捕获和利利用DDDS对时时钟源进进行分频频得到所所需时钟钟的过程程。该设设计的控控制模块块由VHHDL语语言完成成，最后后利用XXiliinx公公司的IISE工工具和MModeelsiim工具具完成了了该设计计的行为为仿真、布布局布线线仿真及及时序仿仿真。仿仿真结果果验证了了输入输输出的逻逻辑关系系。 关关键词： 数据据复接；DDSS；数据据分接；m序列列；FPPGA 1引言言 随着现现代通信信向着多多业务方方向发
2、展展，为了了节省信信道资源源、降低低调制解解调设备备的复杂杂度，数数据复接接设备得得到了更更充分的的利用。它它能将多多路不同同类型的的数据流流复接成成一路高高速数据据流，通通过信道道传输，在在收端分分接出发发端对应应的数据据流，以以实现多多业务双双向通信信。 这里利利用了XXILIINX公公司的VVIRTTEXPROO系列FFPGAA实现了了数据复复接、数数据分接接及帧同同步过程程。之所所以选用用FPGGA完成成设计功功能，是是由于数数据复接接、分接接涉及大大量的时时序过程程，FPPGA综综合工具具应用了了广泛的的时序调调整与流流水处理理技术以以改善时时序电路路性能。巧巧妙地应应用流水水处理技
3、技术，可可以实现现输入输输出端口口之间寄寄存器的的移动和和均衡实实现逻辑辑的分隔隔，并且且不会对对原有设设计引入入额外的的处理等等待延迟迟，可以以实现高高性能设设计的高高效率综综合，确确保最优优的时序序性能。该该设备输输入端是是8路话话音，116路数数据，其其中8路路并行输输入的话话音均分分为V11、V22，166路并行行输入的的异步数数据均分分为d11、d22，设备备完成将将并行输输入复接接为一路路高速数数据流（复复接后的的帧格式式见图33）经过过信道传传送后再再由分接接模块分分解出各各个支路路。设计计流程图图见图11所示。 本文结结构安排排如下：首先，介介绍引言言部分；其次，对对数据复复接
4、分接接、帧头头同步捕捕获以及及由DDDS进行行时钟分分频做了了详细的的设计分分析，并并给出了了相应的的设计流流程图和和原理图图；再次次，分析析仿真结结果，从从结论对对设计过过程进行行验证；最后，总总结全文文。 2数据据复接方方法与实实现 数字字复接的的方法主主要有按按位复接接、按字字复接和和按帧复复接三种种。按位位复接又又叫比特特复接，即即复接时时每支路路依次复复接一个个比特。按按位复接接方法简简单易行行，设备备也简单单，存储储器容量量小，目目前被广广泛采用用，其缺缺点是对对信号交交换不利利。按字字复接，一一个码字字有8位位码，它它是将88位码先先储存起起来，在在规定时时间对各各个支路路轮流复
5、复接，这这种方法法比较复复杂，具具体原因因后续分分析。还还有一种种是按帧帧复接，这这种方法法的存储储容量要要求太大大，而且且不适用用于同步步与异步步复接情情况。这这里选用用按字复复接，原原因是经经过ADDPCMM编码后后进入的的话音数数据为44bitt并入（共共2路），这这里将一一组V11,V22看为88bitt（1个个字），数数据异步步接收后后出来的的数据，每每组也为为8biit。 在设计计数据复复接与分分接设备备过程中中，主要要有用DDDS生生成所需需时钟、帧帧结构定定义、码码速调整整、控制制模块设设计、帧帧同步头头捕获设设计几大大难点，现现分别做做一说明明： 11) DDDS生生成时钟钟
6、：本设设计的晶晶振为330MHHz，由由总体考考虑所需需的话音音时钟为为8kHHz，异异步数据据为1117kHHz。所所以可以以先由330MHHz时钟钟源由DDDS得得到4.0966MHzz的时钟钟，再由由4.0096MMHz这这个时钟钟进行5512分分频得到到8kHHz时钟钟，由44.0996MHHz时钟钟进行335分频频得到1117kkHz时时钟，具具体原理理图见图图2。对对于DDDS控制制字的求求解针对对此设计计可由以以下公式式得到332位码码字：(见书PP50） 其中中genn_coonsttantt为生成成控制字字的模块块，cllk_5512和和clkk_355为分频频模块。 22)
7、 帧帧结构定定义：对对于输入入话音VV1和VV2其写写入时钟钟为8kkHz的的同步时时钟，数数据d11和d22其写入入时钟为为1177kHzz的异步步时钟。帧帧同步头头选用22个2555biit的mm序列后后补一个个0作为为2566bitt同步头头，并存存放在RROM中中。他们们经过复复接后得得到1117kHHz的高高速数据据流，送送入信道道，接收收端通过过同步头头捕获模模块进行行帧同步步，捕获获后由数数据分接接模块进进行分路路，得到到发端对对应的88路话音音，166路数据据。由于于本设计计输入端端还需要要插入数数据指示示、话音音信令等等码元（以以供区分分业务类类别），在在此，我我分析了了复接
8、端端多路输输入时钟钟与合路路后读取取时钟的的关系，同同时综合合考虑同同步话音音的解复复接后的的连续性性以及异异步数据据的重要要性等问问题，定定义如图图2的帧帧格式。 这里需需要强调调的是异异步数据据在帧格格式里的的定义，数数据是突突发性质质的异步步数据，虽虽然数据据的传输输速率很很高为1117kkbpss，但是是其平均均速率很很低，经经过实际际分析其其平均速速率约00.6KK8bbps，而而且该数数据作为为控制指指令所以以在帧格格式设计计时要特特别注意意，此处处定义帧帧格式时时对数据据每字重重复传送送3次以以提高可可靠性。 3) 码速调调整：码码速调整整部分主主要是缓缓冲存储储器，还还包括一一
9、些必要要的控制制电路，这这里缓冲冲器选用用Asyynchhronnouss FIIFO。在在很多设设计中，是是通过扣扣除一个个读取脉脉冲的方方法来防防止缓存存器的信信息被取取空，这这样做的的问题是是需要判判断写入入写出时时钟的相相位关系系，并且且输出同同类型数数据将存存在不连连续性。在在设计中中通过利利用帧定定义格式式以及设设计一个个读时钟钟控制模模块来避避免缓冲冲读空问问题，保保证了各各类数据据的连续续性。缓缓冲的深深度与输输入有很很大关系系。现计计算FIIFO要要求具备备的最低低深度（其其宽度话话音为44bitt，数据据为8bbit）： 首先先对FIIFO的的工作过过程做一一个简要要说明，
10、AAsynnchrronoous FIFFO是一一个先入入先出存存储器，并并具有支支持读写写时钟不不同步的的功能，在在输出口口有emmptyy指示（eemptty11，表示示下一时时钟所读读的数据据为无效效数据，反反之为有有效）。这这里在控控制模块块中要求求在最后后一位即即第2111个bbit处处对设备备中所有有FIFFO复位位，目的的是防止止缓冲存存储器被被取空。 输入入端单路路话音是是以84（KKbitt）传送送，成帧帧后每个个数据包包5122（biit）中中包含单单路话音音404（bbit），数数据包以以1177kbpps传送送，则话话音写入入FIFFO的速速率与读读取FIIFO的的速率
11、可可以表示示为（11）、（22）两式式所示。 V话音音=84(kkbpss) （22） VVreaad=40/(5112/1117)449.144(kkbpss) （33） V=11.1444(kbpps) （4） 设缓缓冲区深深度为XX，则在在7个数数据包完完成时间间内由速速率差完完成的深深度为： XX=1.1475512/1177=344.922 (55) 这个即即话音FFIFOO的最小小深度，这这里选择择深度为为64，宽宽度为44bitt的Assyncchroonouus FFIFOO。 对于异异步数据据在每个个数据包包5122bitt中留出出了8333bitt空间，由由于数据据量很小小
12、，且考考虑到每每帧开始始会对设设备所有有FIFFO复位位一次，在在此不需需要考虑虑写入读读出的时时钟问题题，FIIFO的的深度只只要大于于733就可以以。对于于加强数数据可靠靠性，重重传3次次的问题题在FIIFO中中不加考考虑，由由控制模模块完成成。最后后定义数数据FIIFO深深度322，宽度度8biit的AAsynnchrronoous FIFFO。 4) 控制制模块的的设计：这部分分设计关关键是对对时钟的的控制以以及时隙隙的安排排，这个个也是整整个复接接设备设设计的主主要难点点，同步步报头的的插入使使能信号号、帧格格式的定定义都有有控制模模块中一一个122位计数数器来统统一控制制。对于于异
13、步数数据每个个字节重重复3次次传送这这个过程程的设计计，这里里主要引引入模块块设计，它它通过前前后时隙隙空余期期间，利利用时钟钟上升沿沿与下降降沿一起起促发，将将FIFFO的输输出扩展展为1个个与FIIFO输输出同相相的信号号并存入入本地RRAM，这这样解决决了FIIFO的的先入先先出的工工作特点点（同个个数据无无法返回回再读）。对对于分接接模块，难难点同样样也是在在异步数数据部分分，由于于在帧格格式中预预定了数数据重复复3次发发送，所所以在分分解模块块中采取取的是33中取22的方法法，对异异步数据据进行判判决。 5) 帧头同同步捕获获模块的的设计：由于mm序列具具有很强强的自相相关性，利利用
14、2555的mm序列末末尾加11个0作作为同步步头。当当输入序序列匹配配与本地地码相匹匹配时将将出现相相关峰值值（输入入序列存存放在移移位寄存存器中），当当不匹配配时相关关值很小小。这里里用2个个上述码码字，分分别作为为帧同步步头和保保密机同同步头，其其相关捕捕获过程程的MAATLAAB仿真真图如图图3所示示。这里里在2556和5512处处出现了了相关峰峰值，即即在这22点处本本地码与与寄存器器中数据据匹配相相关。相相关检测测技术在在很多文文献都有有介绍，这这里采取取的也是是通用的的方法，只只是在具具体实现现时，根根据2556biit来设设计了一一个移位位寄存方方法，采采取2个个4664biit
15、的移移位寄存存器作为为输入序序列的存存放地点点，分别别用于帧帧同步头头和保密密机同步步头捕获获时输入入序列与与本地码码元的自自相关。由由于在设设计中需需要捕获获成功的的使能信信号提前前一个时时钟周期期，因此此本文的的解决方方法是将将本地码码沿着输输入序列列的反方方向循环环移动11bitt，这样样可以在在序列进进入2555biit时得得到相关关峰，以以提前11个时钟钟周期给给出捕获获成功的的使能信信号。 由于于信道中中存在干干扰，在在控制模模块中不不可以用用m序列列的自相相关大小小作为捕捕获判断断基准值值，这里里设置的的捕获环环路的基基准值，它它是通过过相关峰峰值加上上一定的的偏移值值而定的的，
16、这样样可使得得同步的的误判率率减小。用用户还可可以通过过设定软软基准值值，即通通过信噪噪比来自自适应决决定偏移移值，这这样可以以更加可可靠的达达到同步步状态。 3仿真真结果分分析 通过在在ISEE软件中中编写UUCF文文件，把把程序下下载到xxc2vvp200-fgg6766中测试试通过，已已经作为为总体设设计的一一部分投投入使用用，并使使用正常常。在此此，对整整个设计计用Moodessim进进行仿真真一下，并并给出结结果：当当话音输输入为图图5所示示，从000000到01110，写写入FIIFO时时钟如图图v_iin_bbufff_w为为8kHHz，则则输出见见图6所所示，当当时钟下下降沿促
17、促发得eemptty为00后，下下一时钟钟下降沿沿所抽取取的数据据为开始始的有效效值。 需要说说明的是是话音是是同步的的，必须须保证话话音输出出要连续续，确保保这个连连续性跟跟定义的的帧格式式大小以以及信道道传送的的速据速速率等因因数有关关。 对于于异步数数据部分分需要不不断的对对emppty信信号进行行判断，以以确定下下个时钟钟下降沿沿抽取的的数据是是否有效效，根据据FIFFO工作作特点输输出指示示emppty为为0后，下下一个时时钟下降降沿取得得的数据据有效，输输入数据据见图77，相应应的输出出结果见见图8。 4总结结 数据据复接在在多业务务通行中中应用广广泛，它它能将多多路不同同类型的的
18、数据流流复接成成一路高高速数据据流，通通过信道道传输，在在收端分分接出发发端对应应的数据据流，以以实现多多业务双双向通信信。数据据复接设设备的设设计方法法多样，这这里所做做的设计计方法具具有一定定的通用用性与实实用性，给给出了同同步、异异步合路路的解决决方案，并并且介绍绍了利用用DDSS进行产产生所需需时钟的的方法。在在设计帧帧结构以以及FIIFO深深度方面面，本文文也做了了较详细细的推理理。由于于在设计计数据复复接、分分解过程程中，大大量涉及及进程概概念，时时序性很很强，所所以选用用FPGGA去完完成软过过程，这这相比其其他器件件可以进进行更有有效的时时序调整整与流水水处理技技术，进进而改善善时序电电路性能能。 参考文献献1 曾曾凡鑫.关于本本原M序序列的一一些自相相关函数数取值.通信学学报，119977，第99期，226-330 22 “异异步传输输模式交交换机的的复接设设备”技技术指标标 专利利号：997244589913 美 Boob ZZeiddmann著, 赵宏图图译.基基于FPPGA & CCPLDD的数字字IC设设计方法法.北京京航空航航天出版版社