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1、0.13um-shrink工艺嵌入式闪存耐久性特性研究_V2.0摘要 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 摘 要 耐久性特性是存储类芯片最为重要的牢靠性课题之一。0.13um-shrink闪存器件因为其特别的结构和工作模式，导致了特有的器件特性，同时还引入了其他的牢靠性问题。 本文综合了直流电压应力和 UV 方式，探讨了三栅分栅闪存器件耐久性退化机 理，试验验证了多晶到多晶的 F-N电子隧穿擦除操作引起的隧穿氧化物束缚电子是导致三栅分栅闪存器件退化的重要缘由。基于器件耐久性退化机理，讲解并描述了三栅分栅 闪存特别的结构和操作方式。 在耐久性优化方面，本论文重点从器件操作
2、条件对三栅分栅闪存器件的耐久性进行了探讨。在优化器件操作条件方面，提出了过擦除方法和动态调整擦除电压的方法，应用于单个存储单元的测试中，相较于原始的擦除操作条件，能够很好的改善器件的耐久特性。 关键词：闪存，耐久性，陷阱束缚电荷，耐久性优化,尺寸缩小 Abstract Investigation of 0.13um-shrink Flash Characteristics and Endurance Reliability Abstract Endurance is one of the most important reliability topics in flash memory. Du
3、e to the special physical structure and operation method in 0.13um-shrink flash memory, it has a unique device characteristic and a new reliability problem. In this thesis, by using of DC (Direct Current) stress and UV (ultraviolet), the mechanism of endurance degradation in triple split-gate flash
4、memory is investigated. Poly-to-poly F-N (Fowler-Nordheim) erase tunneling induced electron trapping is confirmed to dominate the degradation of triple split-gate flash device during cycling. As for endurance optimization, the studies are carried out on the operation conditions. Two methodsOver-eras
5、e and Dynamic Adjusting Erase Voltageare put forward and proved effectively for the enhancement of endurance characteristics in single-cell samples. Keywords: Flash, Endurance, Electron Trapping, shrink 书目 目 录 摘要. I Abstract II 第一章 绪论 1 1.1 非易失性半导体存储器技术的发展历史. 1 1.1.1 从 ROM 发展到 EPROM 1 1.1.2 从 EPROM
6、发展到 EEPROM 2 1.1.3 从 EEPROM 发展到 Flash Memory 3 1.2 0.13um-shrink 闪存芯片简介 11 1.2.1 芯片结构介绍 . 11 1.2.2 芯片原理介绍 . 13 1.2.3 芯片制造流程 . 17 1.2.4 芯片测试流程 . 18 1.3 探讨0.13um-shrink闪存的耐久性以及市场空间有何必要 1.4 本论文的工作 . 20 其次章闪存芯片的耐久性探讨现状和耐久特性退化原理探讨 22 2.1 探讨现状分析 . 22 2.1.1 源端通道热电子注入（SSI）导致的耐久特性退化 . 22 2.1.2 Poly 到 Poly 的
7、F-N 隧穿导致的耐久特性退化 . 23 2.2 耐久特性退化原理 . 25 2.3 本章小结 . 48 第三章 0.13um-shrink闪存器件耐久特性和工作条件的关系探讨 49 3.1 器件耐久特性和工作条件的关系探讨 49 3.2 器件耐久特性和环境温度的关系探讨 52 3.2.1 试验打算和过程 . 52 3.2.2 试验结果和解析 . 53 3.3 本章小结 . 56 第四章0.13um-shrink闪存芯片耐久特性优化的探讨 . 57 4.1 存储单元过擦除法 . 57 4.2 存储单元动态擦除法 . 59 4.2.1 基本理论 . 60 4.2.2 试验结果和解析 . 61 4
8、.3 本章小结 . 70 第五章 总结 80 参考文献 81 附 录 . 89 致谢 . 90 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 第一章 绪论 1.1 引言 在现代化的信息技术中，半导体存储器是特别重要的电子元件，和其他的Si工艺技术一样，储存技术在容量和特性方面也跟随着摩尔定律成长的脚步。当不外加电源的时候，这类储存器件也能在相当长的时间里保持着之前写进去的信息。非易挥发性闪存器件（Nonvolatile Memories，NVM）是固态存储类器件中一个占主导地位的分支。由于量产规模和较大的市场份额，非易挥发性闪存器件始终都受到大众的关注。本文所研讨的0.13um-
9、shrink是就是一种半导体存储器件，它是非易挥发性的半导体，这一小节，我们回顾了关于这一类半导体技术的发展历程，而且还分析了不同种类的半导体的技术。从而得出，非易挥发半导体必定向着闪存技术方向发展，因为这种技术的市场前景良好。 1.1.1 从 ROM 发展到 EPROM 上世纪六零年头中期，始终占据主流市场的磁芯存储器，也就是magnetic corememory起先被金属氧化物半导体代替，并渐渐被市场认可。这种半导体存储器被称为MOS，然而这种储存器存在一个致命的缺点，一旦断电，所存储的数据在很短的时间内就会丢失，基于这种状况，ROM，也就是非易失性半导体还是存储器市场的主流。 直到196
10、7年，半导体存储市场起先推出浮栅（即FG）的理念，并在这种理念下起先推出了金氮氧半导体，也就是占据了市场半个多世纪的MNOS，这种存储器解决了MOS简单丢失数据的问题，并且在性能上比1971年的ROM还要先进，在PAM，也就是1K的随机存储器问世没多长时间，在浮栅概念的推动下，EPROM即紫外光擦除可编程只读存储器起先风靡世界。 这种存储器属于半导体存储器的一种，而且可以实现电学化变成，还可以将写入的数据擦除，并且不会因为断电而丢失数据，这是浮栅理念的一次质的飞跃。这种存储器在编程的时候采纳的是CHI，也就是沟道热电子注入的方式、这种编程方式须要高电压以及大流量的电流作为环境需求，因此，一般采
11、纳12伏的电源作为外部供电模式，每写入一个字节的程序，须要1ms左右的时间，这种存储器只可以向浮栅供应电子，只有用紫外光照耀才能擦除，实现存储是通过浮栅内的电子逸出势垒而实现。擦除存储器数据的时候，须要用紫外光照耀20分钟以上，而且必需是断电操作，EPROM在进行擦除的时候不根据字节擦除，所以可以用单个的浮栅MOS来构成EPROM的存储单元，正因如此，高度集成的EPROM才能实现DRAM，也就是动态随机存储器的功能。 因为EPROM须要进行紫外光照耀才能实现擦除功能，所以，在生产这类存储器组件的时候，必需要有一个石英窗口，这就导致这种半导体存储器的成本直线上升。而且，EPROM的编程与擦除必需
12、通过电路板进行，这也造成了封装难度提高。基于以上状况，人们渐渐开发出一种可编程的一次性存储器，也就是OTP，（One-Time-Programmable），这种存储器的结构类似于EPROM，但是只能编程一次，之后就不能进行再编程和擦除了，因此，这种器件不须要封装石英窗口，成本自然大幅度降低。 1.1.2 EPROM到 EEPROM的升级 在EPROM出现后十多年，也就是1983年，EPROM出现了第一次大的升级，16K的可编程擦除存储器问世了，而且这种存储器的擦除不再是紫外光，而是电擦除式的，这就是EEPROM，因为它也是基于浮栅概念开发的，所以跟EPROM特别类似，与器件沟道区域绝缘的是 n
13、 型掺杂的多晶硅平板。由于高质量的氧化物将这一平板完全与其它电极隔离，因而形成了浮栅。通常，与浮栅耦合的是一个或多个电极，而器件沟道的导通与否是由浮栅中所储存电子的数量确定的。其与 EPROM 最主要的不同在于EEPROM都是通过电信号进行编程和擦除的，不要讲存储器从电路板取出，而且，操作的时候可以根据字节依次进行，变更了EPROM改动须要整体擦除或者编程的弊端。 和编程。虽然EEPROM的功能相对完整，但是其结构也更为困难，EPROM是单个MOS元件构成，而EEPROM则是须要存储晶体管和选择晶体管共同组成（如下图），所以，这种存储器被称为双晶体管存储器。虽然功能更加完备，但是每存储一个字节
14、，就搞占用更多的芯片面积，造成了EEPROM在集成便利总是要笔EPROM慢一两代。 在EEPROM存储器上，不仅应用了浮栅技术，而且还应用了电荷束缚技术，电擦除可以擦除掉MNOS单元的数据信息，另外，通过F-N电子隧穿来实现对浮栅单元的擦除，这种隧穿技术全称为（Fowler-Nordheim electron tunneling），此外还可以采纳沟道热电子注入，也就是CHEI来进行数据擦除或者是完成编程工作。 EEPROM问世以后，人们越来越追求可以不须要外部能源就可以实现数据存储，而且不简单丢失数据的存储器，而且还追求这种存储器可以实现高集成，低成本，功耗低，以及快速编程以及数据读取的功能，
15、而EEPROM的发展也越来越能满意人们的需求，当前的EEPROM存储器以及可以实现了内部编程时序、地址锁定以及数据锁定、页式存储等功能，而且，这种存储器还实现了与TTL逻辑完全兼容的效果，并且还可以与芯片内脉冲整形以及数据轮询等多种功能，行业内将这种功能全面的EEPROM存储器称之为Full-Feature EEPROM，简称FF-EEPROM。这类存储器的系统适应性特别强，因为其内部有系统编程功能，导致其可以适应多种系统软件，因此，当前的人工智能领域，以及一些逻辑器件等领域都广泛应用到了EEPROM存储器。 图 1-1 EEPROM 存储单元的基本结构 许多人认为，EEPROM的系统兼容性以
16、及功能如此强大，肯定会快速占据市场并创出高额利润，而且嬉戏王成为微机处理器中的主流存储器。但是，EEPROM的市场发展并没有想象中的那么好，直到1992年，这种存储器的市场份额才起先增加，而且增势特别缓慢，EEPROM的市场份额超出EPROM是在1995年。主要是由于以下几点缘由，造成了EEPROM的市场发展缓慢：（1）对于存储每个字节，EEPROM的成本要比EPROM的成本高得多；（2）硬件的发展离不开软件的支持，因为软件的发展速度跟不上，也造成了EEPROM始终没有被广泛应用起来。（3）人们还不是特殊了解EEPROM的牢靠性，所以应用中也始终束手束脚。 1.1.3 EEPROM 到 Fla
17、sh Memory的发展历程 1、闪存技术的存储器有什么技术优势 假如要解决EEPROM存储器的成本过高，首先一个方式就是通过闪存即flash Memory来实现，这种存储器全称为flash EEPROM，中文名称为闪存电擦除式存储器。与之前介绍的FF-EEPROM相比，这种存储器最大的有有点就是不须要逐字节擦除。而是根据存储阵列或者模块进行局部擦除。这种存储器的电路要求相对简洁，因此单字节的存储成本自然得到大幅度下降。 第一章 绪论 上世纪八十年头后期，Masupka 等采纳单晶体管EEPROM器件以及全新的电路编程和擦除程序完成了第一块闪存存储器的制作，这种256K闪存存储器采纳了告知灵敏
18、度放大器。仅仅在1995年，这种存储器就实现了比DRAM更低的成本生产，从而快速打开了非易失性存储器的市场空间。这种闪存存储器是EEPROM技术发展到成熟阶段的一个标记，更精细，占用位置更小的集成电路起先占据电子市场，进而带来对电擦除式存储器以及大容量存储器的须要不断增加。而这种闪存存储器就实现了传统EPROM以及EEPROM两种存储器的优点，由于只须要一个晶体管，这种存储器的占地更小，单位字节的存储运用面积更小，电子器件的集成化程度更高，另外，这种闪存存储器一样可以实现电擦除以及编程，在系统完整性要求更高的条件下，这种存储器更具优势。 通常，当对一部分存储阵列进行写操作时而对其他部分产生的数
19、据干扰是闪存 技术最关注的一个问题。由于存储单元像编程和擦除时，由于追求减 小存储单元的面积达到降低成本的目的，在设计时省略了一些选择栅，而这些共用 选择栅的单元当四周的单元被编程时就会产生干扰现象，一个好的实际可以避开这 一问题,图 1-2 给出了本论文中所运用的三栅分栅闪存编程干扰的实例 图 1-2 三栅分栅闪闪存编程干扰示意图 在进行存储前或者编程的时候，要对闪存存储器进行全部的擦除。然而开启不同存储单元时，须要相对一样的电压，所以，擦除前就必需对每个单元进行单独的预编程操作，假如不进行预编程，就会出现某些单元过度擦除的状况，如图1-3中，显示了某些状况下，由于编程导致电子进入浮栅，导致
20、不同单元的开启电压攀升；进行擦除操作时，则会因为电子流出浮栅导致电压降低。假如单元的开启电压出现负数等过低现象是。这个晶体管器件就会被消耗完毕，处于始终导通的状态。进而影响了整体单元整列功能的视线，在编程时，就会出现不选择以及解除选择存储单元的现象。此外，除了要进行预编程来方式电压过低，系统还会通过一些特定的程序对出现了过度擦除的单元进行复原。但是这种操作会让擦除更为困难，而且操作时间也会大幅度延长。 图过度擦除效应导致器件开启电压变负的示意图 一般来说，系统会在闪存存储器进行擦除后验证有效性，也就是擦除或者编程完成后，会逐字节读出存储器上的全部字节，从而确定每个单元的开启电压基本一样；验证中
21、假如发觉没有达到要求的状况，就会接着进行擦除或者编程，直到全部单元的开启电压基本一样。 这种“过擦除”状况在具有叠栅存储器件与选择栅器件所组合的分栅闪存中得 到很好的限制，由于选择栅器件对器件沟道的限制作用，即使叠栅存储器件处于“过擦除”状态，因为选择栅器件沟道的关闭从而避开的该存储单元对整个阵列的影响， 同时简化外围的验证电路的设计。2、常见的闪存存储器构架模式 一般来说闪存存储器有许多类型的存储单元，通常我们见到的有或非型以及与非型两种结构，即NOR和NADA。NOR型架构适用于读取以及编程只须要针对其中某个单元的存储器件。如下图1-4中，就通过举例阐释了这种架构。进行读取操作时，同一个字
22、或者字节的存储单元共享8条位线或者一条字线，在存储中一个字节B等于8bit，而一个字W则等于2B，这种状况下，会激活相同数量的感测放大器。 行解码器接收到传送进来的须要读取的存储单元地址时，会拉高目标字线的电位，而其它字线保持接地状态。目标单元的电位上升后，位线也随之上升，并连同感测放大器，此时，该单元假如已经完成编程，开启电压高，位线就没有电流流通，在存储器中用“0”标记，假如是进行擦除操作，那么开启电压低，位线上就会有电流通过，感测放大器接收到信号，就会用“1”标记。然后将读取到的数值通过缓冲器传输到数据总线，就可以实现对数据的完整读取。 通常状况下，NOR存储器都是通过F-N电子隧穿和沟
23、道热电子注入来实现编程，主要是因为这两种方式的编程速度比较快，但是因为擦除操作须要开启电压限制，所以在防止过度擦除的时候须要增加成本。 图 1-4 NOR 型闪存器件的基本架构 图 1-5 NAND 型闪存器件的基本架构 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 我们介绍的NOR构架属于并行构架，而闪存存储器还有另外一种构架模式，那就是串行构架，也就是NAND，如下图1-5中，通过m个单元将源端与位线串联起来。NOR型构架中，每个存储单元就须要有一个位线上的接触，而在NAND构架中，每m个单元才须要一个，这样就使得存储矩阵即memory matrix的运用面积大幅度缩小，存储
24、密度得到提高，存储量也就会增大。在数据读取的时候，针对某一个存储单元进行数据读取，存储单元限制栅，即（CG，Control Gate）会始终处于高位状态，也就是0V，其他相关串联单元，无论开启电压是什么状态，都会统一提升到高电平，不进行任何编程操作，只进行数据的传输。此时，目标晶体管的开启电压假如成为负值，该晶体管就会处于耗尽状态，电流可以通过全部串联的的位线到达感测放大器。在NAND存储器中，一般的存储单位是页，即page，I/O端口读取数据也是根据页的单位进行，此刻串联单元发挥页面寄存器的作用，因为此时的放大器新号特殊弱，只有利用页面寄存器才能感测到稳定信号。但是由于这种架构的存储器读取数
25、据须要整个序列的单元参加晶体管选择，所以其读取速度相对缓慢，不能实现随机读取。 另外，由于NAND闪存存储器无论是进行数据编程还是擦除，都采纳F-N电子隧穿方式，而NOR闪存存储器则采纳沟道热电子注入式的编程方式，所以，NAND存储器在编程方面的速度也无法与NOR相比，由于以上因素，一般我们在数码相机存储卡，mp3等中采纳NAND架构的闪存存储器，因为这些设备对于存储速度要求较低，但是对于存储密度要求较高。由此也可以看出，上文介绍的两种结构模式的存储器有各自的优点，应用环境也不尽相同。但是，随着技术的不断升级与发展，目前这两种闪存存储器存在融合的趋势，具有代表性的是三星公司OneNAND技术以
26、及Spansion 推出的ORNAND技术。ORNAND是在NOR架构存储器基础上，加入了NAND接口，这种闪存采纳了更为先进的隔离区氧化膜保存电荷的形式，使得其存储密度大幅度提高，可以实现每单元2bit的存储密度。而三星公司的OneNAND则是在NAND存储架构基础上，通过增加NOR接口，再结合SRAM高速缓冲区形成了全新的闪存存储器技术，这种存储器不进可以实现NOR的存储性能，而且可以达到NAND存储器的存储容量。 3、现存 NOR 闪存结构及工作原理 I. T 型闪存存储器件 T 型闪存存储器件来源于传统的 T 型 EPROM 技术，是由于单个存储单元的有源 区结构布局类似 T 字母形态
27、而得名。如图 1-6(a)和(b)给出 T 型闪存存储阵列中四 单元的布局图和单个字节的截面图。 第一章 绪论 图 1-6 T 型闪存存储阵列布局图和截面图。(a)单个闪存存储阵列中四单元布局图； (b)单个存储单元的截面图 T 型闪存单元一般采纳热电子编程(图 1-7)，通过在漏极加 5-7 伏的电压，控 制栅上加 10-12 伏，其他各端点接 0 伏，这样在漏结旁边产生一个能产生足够多热 电子的高横向沟道电场。同时，由于漏极端垂直电场的存在，一部分能量高于的热 电子(3.2eV)就会 Si-SiO2 势垒进入浮栅，从而导致器件达到高阈值区域(5V)。 图 1-7 T 型存储器件编程操作示意
28、图 器件擦除采纳电子从浮栅 F-N 隧穿至源端或沟道区域。在电学擦除时，浮栅与 n+源端(沟道区域)之间的隧穿氧化物中的电场一般须要达到 10MV/cm。典型的擦除 脉冲周期一般为 10ms。目前，普遍采纳的擦除方式有三种:零栅压高源压擦除(图 1-8a)、负栅压高源压擦除(图 1-8b)和沟道擦除（图 1-8c）。 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 图 1-8 T 型闪存器件擦除操作示意图 II. 源极耦合分栅（SCSG）闪存存储器件 源极耦合分栅(SCSG)闪存存储器是利用单层多晶硅同时实现限制栅和源端选 择栅的作用，见图 1-9。 类似于 T 型闪存器件，SCS
29、G 器件采纳漏极热电子注入方式编程，而擦除操作类 似于零栅压高源电压的源结擦除方式。 图 1-9, SCSG即源极耦合闪存存储器的架构示意图 III场增加隧穿注入的闪存存储器 通过场增加进行隧穿注入的闪存器件采纳了单器件分栅的架构模式，通过多晶体管与多晶体管之间的F-N电子隧穿达到擦除数据的目的，而变成的时候则采纳源端热电子注入的模式， 第一章 绪论 通过多晶到多晶的浮栅结构场增加隧穿进行电子注入，而源端注入可以实现10-3 数量级的注 入效率，因而允许芯片内单电压源实现的小规模的电荷泵的运用。同时，在同样工 艺技术下，该分栅闪存的存储单元尺寸与传统的叠栅闪存尺寸相当。图 1-10 和图 1-
30、11 分别给出该器件俯视图和截面图。 图 1-10 场增加隧穿注入闪存器件布局 图 1-11 场增加隧穿注入闪存器件沿字线和位线方向的剖面图 图1-12中显示，这种闪存器件在进行擦除时，通过浮栅边缘形态的变更实现场增加，从而实现F-N电子隧穿，实际操作的时候，漏源端处于接地状态，而字线则处于高电位状态，隧穿注入点的电场强度特别高，所以这种器件在中等电压下也可以实现擦除。 此类器件在编程的时候通过源端热电子注入实现， 限制栅中，应用于选择的沟道处于线性状态，由于高端电压的作用浮栅处于耦合饱和。在间隙区域以及选择栅沟道，电子被加速，从而形成热电子，浮栅中的垂直电场将电子撞击变更方向，汲取能量大于3
31、.2eV的电子，就可以完成编程操作。 源端注入编程由于 注入效率高，因此器件编程周期较短（20 s）；同时，由于编程电流需求小1 A，页编程成为可能。 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 图 1-12 与浮栅结构相关的增加 F-N 隧穿能带示意图 1.2 三栅分栅闪存器件简介 三栅分栅闪存器件是一种类似于场增加隧穿注入的、更为困难特别的分栅闪存 器件，本节先介绍关于分栅闪存的相关器件结构以及操作原理，同时还分析了其牢靠性原理。 1.2.1 分栅闪存芯片结构 本文探讨的闪存器件属于 NOR 型三栅分栅并行架构，这种存储器件的编程是采纳SSI，也就是源端热电子注入的形式，擦
32、除则采纳F-N电子隧穿形式。如下图1-13中（a）显示了器件的结构图，（b）显示了沟道方向界面。在这种存储器中，主要有字线（WL）以及浮栅构成了存储单元，在器件中，栅氧层以及隧穿氧化层采纳的是二氧化硅膜，这种薄膜在高温沉积下形成。浮栅以及限制栅包括源线（SL）都与其下方的重掺杂区域（n+）部分重合，形成电容耦合效应，这样就可以在浮栅中形成耦合电位。传统叠栅闪存（stacked gate）无法实现三栅分栅的独立限制功能，而三栅分栅则可以通过浮栅以及字线形成对沟道的限制效应。所以这种闪存存储器可以方式过度擦除的频繁出现。而且采纳源电子注入要比沟道热电子注入在完成编程的时候效率更快，能耗更低。（详见
33、 1.2.2）。 第一章 绪论 图 1-13(a) 三栅分栅结构示意图 (b)三栅分栅沟道截面图出自Grace 0.13um 分栅结构 这种闪存器件在完成读取数据的时候，由于字线上电压高，导致字线下沟道反方向开启，而沟道状态又确定了源线以及位线中通过的电流强度。擦除操作后，就会在浮栅与字线间形成F-N电子隧穿，浮栅中的电子会被拉出，浮栅电位就会变高。其下的沟道就可以读取到较大的电流信号。假如完成了编程，浮栅电位就会相应降低，而沟道也会关闭，浮栅就读取到较小的电流信号。一般来说，擦除和编程的沟道电流至少差2个数量级。 通过读取沟道中电流强度，从而实现状态的读取和推断。下图1-4中，这种存储器根据
34、行与列的模式排列存储矩阵，而I/O，即输入/输出端口是许多列单元共享的。一般来说，在全部的列存储单元中，有一列存储单元是作为参考单元存在的，这一列与行的交叉点就是存储参考单元所在。在存储器件进行擦除操作后，参考单元上读取到的电流值进行平均数处理，就可以推断整行存储单元的存储状态。一般状况下，这个电流值的30%被用来做参考值，即行业内所说的user mode，假如存储单元上的电流比参考值大，就会用“1”标准，反之，假如读取到的电流比参考值小，就用“0”标记，下表1-1中，就列出了此类存储器在不同工作状态下的相应条件。 表 1-1 三栅分栅闪存器件工作条件 操作 字线电位 位线电位 源线电位 限制
35、栅电位 操作时间 编程 1.4V 0.2V 5V 10V 10us 擦除 10.5V 0V 0V 0V 10ms 读取 25V 1V 0V 2V 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 1.2.2 三栅分栅存储器结构原理 其实在浮栅存储器中，擦除和编程有许多种电荷写入方式，但无论哪种方式都存在着由于载流子通过隧穿氧化物所带来的一系列问题。目前常见的机理有F-N隧穿（薄氧化膜小于10nm），沟道热电子注入即CHE、多晶氧化物场增加F-N隧穿以及SSI即源端沟道热电子注入等形式，还包括SHEI即衬底热电子注入等形式。而两种隧穿机理是建立在氧化层量子隧穿机理上，而后三种是建立在注
36、入载流子被大横向电场（CHE 和 SSI）或者硅衬底的纵向电场（SHEI）加速，从而能够越过 Si-SiO2 势垒的基础上。在实际应用中，依据需求来确定采纳何种方式进行编程，以及采纳何种结构的存储器件。上文中的两种隧穿模式主要针对擦除操作。而SSI则主要用于三栅分栅的编程，下文主要针对F-N电子隧穿以及SSI源端热电子注入进行分析。 1、F-N 电子隧穿机理介绍 从本质上看，F-N电子隧穿是一种协助机制。下图1-14中显示了栅极在负偏压时从多晶硅到氧化物以及硅衬底的能量改变图。加负偏压之初，硅导带电子的势垒表现出梯形态态。这时，硅衬底由于电子注入，电流干脆隧穿过梯形势垒。然后对栅极接着增压，势
37、垒起先呈现三角形态态。这种真空状态下的三角形势垒在电子通过的时候，是采纳介质层导带电子隧穿的，因此，也叫做F-N电子隧穿。 本文采纳薛定谔方程的简化模式得出F-N隧穿电流的值，通过WKB隧穿几率近似和来计算出多晶硅中自由电子的量。 q3 Einj2 8p (2 m* )1/ 2 F3/ 2 J = exp - b (1.1) 8p hFb 3hqEinj 详细参数可以参考下表1-2中的物理参数。 表 1-2 薛定谔方程中F-N电子隧穿物理参数及定义 h 普朗克常量，h = 6.626 10-34 Js b 隧穿界面势垒，对于Si/SiO2 界面，大小为3.2eV q 单电子电荷， q = 1.
38、60210-19 C m 自由电子质量，m = 9.10910-31kg m* 二氧化硅带隙电子有效质量12， m*=0.42m 上面方程式中，通过两个参数来确定隧穿电流的强度；一是势垒高度，用（b）表示，另一个是电场强度，用（Einj）表示。一般来说电子Si/SiO2 界面势垒高度值在3.2eV左右，而假如是空穴，那么势垒高度应当达到4.8eV左右。可以看出，电子电流才是F-N隧穿电流的主导电流。 第一章 绪论 图 1-14能带展示F-N隧穿电子图 对于体氧化物 F-N 隧穿来说，隧穿电流密度由注入界面的电场强度所限制，与 体氧化物特性无关。电子隧穿通过势垒时，其在电场的加速下能达到一个相当
39、高的 飘移速度,107 厘米/秒。在计算 Si/SiO2 界面注入电场时，必需考虑到平带电压的 大小： E = Vapp -Vfb (1.2) inj tOX 这里 Vapp 为氧化物上所承受的压降，Vfb 为平带电压，tOX 为氧化物厚度。 在实际应用过程中，隧穿电流强度与理论计算得出的电流强度是不同的，这其中有许多外界因素影响。但是人们始终致力于将隧穿电流的计算方式更为精确，从而减小这两者之间的误差。目前这种探讨还在不断进行中，而计算F-N隧穿电流的公示也更为精确，误差也更小。究其缘由，是在实际应用中，无论是什么种类的存储器件，其电子隧穿都是采纳Poly/SiO2 界面。因为多晶硅在热氧化
40、作用下形成 SiO2 薄膜后，用电子显微镜就可以看到起 Poly/SiO2 界面并不是完全平面，而是有许多凸起的，正因如此，局部电场会出现较大波动，从而造成实际测量隧穿电流比理论计算出来的大许多。这种现象是Anderson与Kerr 首先发觉的。在此基础上，Lee与Martin 则进一步对Poly/SiO2 界面详细产生多大影响采纳二维泊松方程进行了计算。得出凸起的大小对隧穿电流产生了4-9的增加作用，而Heimann则更为精确地计算出，在整个隧穿面身上，凸起对隧穿电流的增加因子为3左右；随后Groeseneken以及Bisschop等人在 Eills，Huff等人的探讨基础上各自提出了新的隧
41、穿电流计算方式， 0.13um-shrink工艺的嵌入式闪存的耐久性特性探讨 就是对 Poly/SiO2 界面计算通过物理模型来实现，从而得出隧穿电流在隧穿时产生的氧化层电荷束缚现象，建立此物理模型，是基于F-N电子隧穿理论以及电荷束缚效应和不匀称F-N电子隧穿这些理论基础上的。 2、源端热电子注入机理分析 当半导体晶体管的源端和漏端出现电压上升，漏端旁边沟道中的电场也会上升。促使载流子无限靠近漏端，通过高电场区的时候，这些载流子就会获得动能。从而使得载流子的热平衡状态被破坏，载流子就会发热并形成热能，从而形成热载流子，漏端因为载流子的热能效应产生碰撞，就会形成电子空穴对。硅衬底会将这些热载流
42、子收集，产生衬底电流。少数热载流子会通过漏端，产生热载流子二级效应，假如这些载流子的动能可以超越Si/SiO2 的界面势垒，载流子就会进入栅氧层。下图1-15中，栅极电位比沟道注入的电位要高，栅氧层就会收集漏端注入的热载流子。从而产生栅极电流，在目前市场上常见的非易失性存储器中，电子的迁移率比空穴要高，那么就会产生行业内常说的热电子注入现象。 图 1-15 n 沟器件沟道热电子注入（CHEI）能带图。 这种热载流子注入栅极的效应是编程的一种主要方式，但是，其缺点特别明显，首先是热电子注入的效率太低，其次是能耗特别高。主要由于栅极电位低、漏端电位高，水平强电场就会产生更多热电子，而栅极电位高，漏端电位低，垂直方向的强电场就会促进热电子进入栅氧层，这两种状况自相冲突，形成对立。为了克服这一状况，实际运用中要保持栅极与漏端都处于高电位状态，能耗自然上升。 第一章 绪论 为了克服这种弊端，人们渐渐开发出了源端热电子注入的编程技术。下图1-16中显示了源端热电子注入的示意图，在这个过程中，将传统的一个沟道链接源端和漏端改为漏端和源端通过两部分沟道组成，实现了对漏端栅极以及源端栅极进行独立限制。选择栅极，也就是源端栅极通过低电位产生大量的热载流子，而浮栅，也就是漏端栅通过高电位实现让更多的热电子进