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1、第14章 出租车计费系统的设计与分析 14.1 系统设计要求 14.2 系统设计方案 14.3 主要源程序 14.4 系统仿真/硬件验证 14.5 设计技巧分析 14.6 系统扩展思路 14.1 系统设计要求 以CPLD/FPGA为主体，设计并制作一台出租车计费系统，系统的方框图如图14.1所示。 1计费及显示 (1) 里程，即汽车行驶里程，用四位数字显示，显示方式为“XXX.X”，单位为km，精确到0.1 km。 (2) 单价，即里程单价，用三位数字显示，显示方式为“X.XX”，单价为元/km，根据每天不同的时间段有两种情况：当时间段为06:0023:00时单价为1.40元/km，其他时间段
2、内单价为1.80元/km。 (3) 等候时间，用四位数字显示分钟和秒，显示方式为“XX:XX”，等候的定义是：当汽车行驶速度小于或等于12 km/h时为“等候”。 (4) 等候单价，等候单价有两种情况：在等候时间小于1小时的情况下，等候单价为1元每5分钟；在等候时间大于1小时的情况下，等候单价为20元每小时。 (5) 费用的计算，出租车的起价为5.00元，当里程小于2 km时，按起价计算费用；当里程大于2 km时按下式计算费用： 费用=里程里程单价+等候时间等候单价 (6) 费用的显示，用五位数字显示，显示方式为“XXX.XX”，单价为元。 2时钟及显示 当出租车在常运状态下，应能显示当前的时
3、间。在汽车熄火的情况下，时钟必须正常运行，但是可以不显示时钟。 3计费开始提示 当出租车载上乘客并起步后，将空车指示牌扳倒时，空车指示牌里的指示灯熄灭，并有语音或灯光提示信号。14.2 系统设计方案 14.2.1 系统总体设计方案 本系统拟采用单片机和FPGA的结合进行系统的主体设计，系统原理框图如图14.2所示。 14.2.2 测控FPGA的VHDL程序设计 根据系统的设计要求，我们可将整个测控FPGA系统CZJFXT分为七个模块，它们分别是：分频器模块FPQ，等待判别模块DDPB，里程计算模块LCJS，里程计费模块LCJF，等待计时模块DDJS，等待计费模块DDJF，输出数据选择模块SCX
4、Z。其内部组成原理图如图14.3所示。 分频器模块FPQ：将外部时钟信号SCLK(设计时假设为200 Hz)经过适当分频后，产生1 Hz的系统工作用基准时钟信号CLK1HZ，供系统中的有关模块计时用。 等待判别模块DDPB：根据速度传感器脉冲信号WCLK和分频器产生的基准时钟信号CLK1HZ，计算单位时间里WCLK的脉冲个数(每km产生1000个脉冲信号，即每米产生1个脉冲信号)，亦即出租车行驶速度，从而判别出租车是否处于等待状态，发出等待标志信号DDBZ。 里程计算模块LCJS：根据速度传感器脉冲信号WCLK和等待标志DDBZ，对出租车行驶的里程数XSLC进行计算，同时发出里程标志信号LCB
5、Z和里程计费标志信号JFBZ。 里程计费模块LCJF：在计费标志信号JFBZ、等待标志信号DDBZ、里程标志信号LCBZ和时段标志信号XDBZ等信号的控制下，计算行驶里程超过2 km以上里程的费用LCFY。 等待计时模块DDJS：在等待标志信号DDBZ和基准时钟信号CLK1HZ的控制下，进行等待时间DDSJ的计算，其中DDSJ的低8位表示等待时间的秒数，DDSJ的高8位表示等待时间的分钟数，同时根据等待时间的长短发出一个熄灯标志信号XDBZ。 等待计费模块DDJF：在等待标志信号DDBZ和熄灯标志信号XDBZ控制下，进行等待费用DDFY的计费操作。 输出数据选择模块SCXZ ：根据单片机发出的
6、数据传输选择控制信号SEL，选择有关计算处理结果传输给单片机。SEL与被传送数据的具体关系如表14.1所示。 14.2.3 单片机控制程序设计 单片机模块包括单片机AT89C51及其控制的显示和键盘系统，控制口如图14.3（略 ）所示。 AT89C51对FPGA的数据进行运算，计算出用车总费用并送显示系统显示，同时它接收键盘信息并处理显示切换。系统采用6+1显示，6个数码管作常规显示，一个数码管作状态显示。按键共有5个，分别是功能切换键、确定键、修改键、启动模拟键和空车牌压下模拟键。涉及的主要流程图如图14.414.8所示。14.3 主 要 源 程 序 14.3.1 主要VHDL源程序 1分频
7、器模块FPQ的VHDL源程序 -FPQ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY FPQ IS PORT(SCLK: IN STD_LOGIC; -SCLK=200 Hz CLK1HZ: OUT STD_LOGIC); -CLK1HZ=1 HzEND ENTITY FPQ; ARCHITECTURE ART OF FPQ IS SIGNAL CNT100: INTEGER RANGE 0 TO 99; S
8、IGNAL CLK1: STD_LOGIC; BEGIN PROCESS(SCLK)BEGIN IF SCLKEVENT AND SCLK=1 THEN IF CNT100=99 THEN CNT100=0; CLK1=NOT CLK1; ELSE CNT100=CNT100+1; END IF; ELSE CLK1=CLK1; END IF; CLK1HZ=CLK1; END PROCESS;END ARCHITECTURE ART;2等待判别模块DDPB的VHDL源程序-DDPB.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ST
9、D_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DDPB IS PORT(START,WCLK:IN STD_LOGIC; CLK1HZ:IN STD_LOGIC; DDBZ:OUT STD_LOGIC); END ENTITY DDPB;ARCHITECTURE ART OF DDPB IS SIGNAL T60S:STD_LOGIC; SIGNAL WCLKCOU:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN -产生60 s周期性跳变信号进程 PROCESS(START, CLK1HZ) IS VA
10、RIABLE CNT60: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF START=1 THENCNT60:=; T60S=0; ELSIF CLK1HZEVENT AND CLK1HZ=1 THEN IF CNT60= THEN -CNT60=60 T60S=1; CNT60:=; ELSE CNT60: =CNT60+1; T60S=0; END IF; END IF; END PROCESS ; -每分钟行驶距离计算进程 PROCESS(START, WCLK, T60S) IS BEGIN IF START=1 THEN WCLKCOU=; ELSIF
11、 WCLKEVENT AND WCLK=1 THEN IF T60S=1 THEN WCLKCOU=; ELSE WCLKCOU=WCLKCOU+1; -距离计算，单位为m END IF; END IF; END PROCESS ; -等待标志判别进程 PROCESS(WCLKCOU,T60S) IS BEGIN IF T60SEVENT AND T60S=1 THEN IF WCLKCOU= THEN -WCLKCOU=200 DDBZ=1; -等待 ELSEDDBZ=0; -行驶 END IF; END IF; END PROCESS ; END ARCHITECTURE ART;3里程计
12、算模块LCJS的VHDL源程序-LCJS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITYLCJS IS PORT(START, DDBZ, WCLK: IN STD_LOGIC; XSLC: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); LCBZ,JFBZ:OUT STD_LOGIC);END ENTITY LCJS;ARCHITECTURE ART OF LCJS IS SIGNAL BMS:S
13、TD_LOGIC_VECTOR(15 DOWNTO 0); SIGNAL BMS1: INTEGER RANGE 0 TO 99999; SIGNAL JFBZ1: STD_LOGIC; BEGIN -里程计算及标志产生进程 PROCESS(START,WCLK) VARIABLE MS: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF START=1 THEN MS:=; BMS=00000;LCBZ=0; ELSIF WCLKEVENT AND WCLK=1 THEN IF DDBZ=0 THEN IF MS= THEN MS:=; BMS=20 THEN L
14、CBZ=1; -大于2 km标志 END IF; ELSE MS:=MS+1; -米数计算 END IF; END IF; END IF; END PROCESS;-里程计算结果输出 XSLC=BMS; -里程计算结果转换 BMS1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1JFBZ1=0; END CASE; END PROCESS; -计费标志去毛刺进程 PROCESS(WCLK,JFBZ1) IS BEGIN IF WCLK
15、EVENT AND WCLK=1 THEN JFBZ=JFBZ1; END IF; END PROCESS;END ARCHITECTURE ART;4里程计费模块LCJF的VHDL源程序-LCJF.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY LCJF IS GENERIC(SD1:INTEGER:=140; -04:0023:00单价 SD2:INTEGER:=180); -其他时段单价PORT(LCBZ,JFBZ
16、,START,DDBZ,SDBZ:IN STD_LOGIC; LCFY:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY LCJF;ARCHITECTURE ART OF LCJF IS SIGNAL LCFY1: STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(START, LCBZ, SDBZ, JFBZ) BEGIN IF START=1 THEN LCFY1=00000; ELSIF JFBZEVENT AND JFBZ=1 THEN IF DDBZ=0 THEN -行驶状态 IF LCBZ=0 THEN
17、 -2 km以内 LCFY1=00000; ELSIF LCBZ=1 THEN -2 km以上 IF SDBZ=0 THEN LCFY1=LCFY1+SD1; ELSIF SDBZ=1 THEN LCFY1=LCFY1+SD2; END IF; END IF; END IF; END IF; END PROCESS; LCFY=LCFY1;END ARCHITECTURE ART;5等待计时模块DDJS的VHDL源程序-DDJS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEE
18、E.STD_LOGIC_ARITH.ALL;ENTITY DDJS IS PORT(START, DDBZ: IN STD_LOGIC; CLK1HZ: IN STD_LOGIC; DDSJ: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); XDBZ: OUT STD_LOGIC);END ENTITY DDJS;ARCHITECTURE ART OF DDJS IS SIGNAL MS,MG,FS, FG: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL XIDENG: STD_LOGIC; BEGIN PROCESS(START, DDBZ,
19、 CLK1HZ) IS BEGIN IF START=1 THEN MS=0000;MG=0000; FS=0000;FG=0000; ELSIF CLK1HZEVENT AND CLK1HZ=1 THEN IF DDBZ=1 THEN IF MG=9 THEN MG=0000; IF MS=5 THEN MS=0000; IF FG=9 THEN FG=0000; IF FS=5 THEN XIDENG=1;FS=0000; ELSE FS=FS+1; -分数十位计算 END IF; ELSE FG=FG+1; -分数个位计算 END IF; ELSE MS=MS+1; -秒数十位计算 EN
20、D IF; ELSE MG=MG+1; -秒数个位计算 END IF; END IF; END IF; END PROCESS; XDBZ=XIDENG; DDSJ(15 DOWNTO 12)=FS; DDSJ(11 DOWNTO 8)=FG; DDSJ(7 DOWNTO 4)=MS; DDSJ(3 DOWNTO 0)=MG;END ARCHITECTURE ART;6等待计费模块DDJF的VHDL源程序-DDJF.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_L
21、OGIC_ARITH.ALL;ENTITY DDJF IS -每分钟等待费用定义,单位为分 GENERIC(WDJ1: INTEGER:=20; WDJ2: INTEGER:=33); PORT(START, XDBZ, DDBZ, CLK1HZ: IN STD_LOGIC; DDFY:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY DDJF;ARCHITECTURE ART OF DDJF IS SIGNAL DDFY1: STD_LOGIC_VECTOR(15 DOWNTO 0); SIGNAL CNT60: STD_LOGIC_VECTOR(7
22、DOWNTO 0); SIGNAL T60S: STD_LOGIC; BEGIN -产生60 s周期性跳变信号进程 PROCESS(CLK1HZ) IS BEGIN IF CLK1HZEVENT AND CLK1HZ=1 THEN IF CNT60= THEN -CNT60=60 T60S=1;CNT60=; ELSE CNT60=CNT60+1;T60S=0; END IF; END IF; END PROCESS ; -等待费用计算进程 PROCESS(T60S,XDBZ,DDBZ) IS BEGIN IF START=1 THEN DDFY1=00000; ELSIF T60SEVENT
23、 AND T60S=1 THEN IF DDBZ=1 THEN IF XDBZ=0 THEN -等待时间小于1小时 DDFY1=DDFY1+WDJ1; ELSIF XDBZ=1 THEN -等待时间大于1小时 DDFY1=DDFY1+WDJ2; END IF; END IF; END IF; END PROCESS; -等待费用计算结果输出 DDFY=DDFY1;END ARCHITECTURE ART;7输出数据选择模块SCXZ的VHDL源程序-SCXZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGN
24、ED.ALL;ENTITY SCXZ IS PORT( SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); XSLC: IN STD_LOGIC_VECTOR(15 DOWNTO 0);LCFY: IN STD_LOGIC_VECTOR(15 DOWNTO 0); DDSJ: IN STD_LOGIC_VECTOR(15 DOWNTO 0); DDFY: IN STD_LOGIC_VECTOR(15 DOWNTO 0); DATA: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY SCXZ;ARCHITECTURE ART OF
25、SCXZ IS BEGIN DATA= DDSJ(7 DOWNTO 0) WHEN SEL=000ELSE DDSJ(15 DOWNTO 8) WHEN SEL=001ELSE LCFY(7 DOWNTO 0) WHEN SEL=010ELSE LCFY(15 DOWNTO 8) WHEN SEL=011ELSE DDFY(7 DOWNTO 0) WHEN SEL=100ELSE DDFY(15 DOWNTO 8) WHEN SEL=101ELSE XSLC(7 DOWNTO 0) WHEN SEL=110ELSE XSLC(15 DOWNTO 8) WHEN SEL=111ELSE ;END
26、 ARCHITECTURE ART; 8系统总体组装的VHDL源程序 系统总体组装的VHDL源程序请读者根据图14.3的测控FPGA系统CZJFXT内部组成原理图自行完成。14.3.2 单片机汇编语言源程序; CZJFXT.ASMLED8 EQU 7FHLED7 EQU 7EH ; 时间显缓LED6 EQU 7DHLED5 EQU 7CHLED4 EQU 7BHLED3 EQU 7AHLED2 EQU 79HLED1 EQU 78HFUNKEY EQU P1.0 ; 功能SELKEY EQU P1.1 ; 选择FIXKEY EQU P1.2 ; 修改RUN EQU P1.4 ; 运行信号(传感
27、器)RUNBZ EQU 28H.4ZK EQU P1.5 ; 载客信号-单片机(传感器)ZKBZ EQU 28H.2 ; 载客标志SZKBZ EQU P2.7 ; 送FPGA的载客标志INT_R1 EQU 46HINT_R0 EQU 47HINT_R2 EQU 48HKEYNUM EQU 49HADA EQU P2.0ADB EQU P2.1ADC EQU P2.2SDBZ EQU P3.3 ; 时段标志LCBZ EQU P2.4 ; 里程标志DDBZ EQU P2.5 ; 等待标志DDBZC EQU 28H.5XDBZ EQU P2.6 ; 等待超过1小时标志FYDY8 EQU 3FH ;
28、费用显缓FYDY7 EQU 3EHFYDY6 EQU 3DHFYDY5 EQU 3CHFYDY4 EQU 3BHFYDY3 EQU 3AHFYDY2 EQU 39HFYDY1 EQU 38H; 主程序START: JMPMAIN ; 转移到主程序 ORG 000BH ; 中断服务入口地址LJMP PIT0 ORG 30HMAIN:CLEAR: MOVR0, #00H MOVR1, #128 MOVA, #00HL1: MOVR0, A INC R0 DJNZR1, L1 MOVP2, #00H MOV SP, #60H ; 开辟堆栈区MOV TMOD, #01H ; 定时器0，定时工作方式1，
29、16位MOV TL0, #0B0H ; 初值为4C00H，50 msMOV TH0, #03CH SETBTR0 ; 启动定时器工作SETBIE.7 ; 中断总允许SETBIE.1 ; 允许定时中断MOV30H, #14H ; 中断循环次数初值为20次ML2: LCALLKKEYIMLL3: CJNEA, #04H, ML4 SETB RUNBZ SJMPML2; 调用键盘扫描程序ML4: CJNEA, #00H, MLL1 CLR28H.0CLR28H.6 LCALLSJJZ LCALLKKEYI CJNEA, #00H, MLL3 LCALLLCDJDISP LCALLKKEYI CJNE
30、A, #00H, MLL3 CLR 28H.0 LJMPML6 LCALLKKEYIMLLL1: CJNE A, #00H, MLL3 LJMPML5MLL1: JNBRUNBZ, ML2 CJNE A, #05H, ML2 SETB ZKBZ SETBSZKBZ NOP CLR SZKBZ ; LCALLQJDISP; 起价显示ML5: LCALL FYDISP; 费用显示 LCALL KKEYII JNB28H.3, ML3 ; 有键按下转ML3 LJMPML5 ; 没键按下继续刷新费用显示ML3: LJMPMLL3ML6: LCALLLCDISP LCALLKKEYII JNB28H.3
31、, MLLL1 LJMPML6 DDDISP: ; 等待时间显示子程序 MOVFYDY8, #0FH MOV FYDY7, #12H MOV FYDY6, #12H MOVA,R6 CJNEA, #03H, SL0 MOVR0, 40H LCALLDAAD1 MOV A, R2 ; 是否到了60 s？ XRL A, #24H JNZ SJL4 ; 不到，转RET1返回 LCALLCLR0 ; 到了60 s，则秒显示缓冲单元清0 LJMPSJL4SL0: CJNE A, #02H, SL1 MOVR0, 40H LCALL DAAD1 MOVA, R2 ; 是否到了60 s？ XRLA, #60
32、H JNZ SJL4 ; 不到，转RET1返回 LCALL CLR0 ; 到了60 s，则秒显示缓冲单元清0 LJMPSJL4SL1: CJNE A, #01H, SJL4 MOV R0, 40H LCALL DAAD1 MOV A, R2 ; 是否到了60 s？ XRLA, #60H JNZ SJL4 ; 不到，转RET1返回 LCALL CLR0 ; 到了60 s，则秒显示缓冲单元清0 LJMPSJL4SJL4: LCALLKKEYI CJNE A, #01H, SJL1 DEC40H DEC 40H DJNZ R6, SJL3NEXT3:RET ；ENDIF IF 1=2QJDISP: ; 起价显示参数子程序 SETB28H.0 MOVFYDY8, #0FH MOV FYDY7, #12H MOV FYDY6, #12H JB 28H.1, NEXT9 MOV FYDY5, #00H MOV FYDY4, #00H MOV FYDY3, #05H MOV FYDY2, #00H MOV FYDY1,