第3章习题解答 数字电路.doc

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1、第3章 时序逻辑基础习题3表3-4 SnXnZn01S0S0S10S1S0S20S2S3S20S3S4S00S4S0S50S5S5S11Sn+13-1 解 该电路的状态图如图3-5所示，为摩尔型电路。输入序列： 1 1 1 0 0 1 0 1状态序列：S0 S1 S2 S2 S3 S4 S5 S5 S1输出序列： 0 0 0 0 0 1 1 0最后一位输入后电路处于S1状态。00011001101S0/0S1/0S2/0S3/0S4/0S5/11XSi/Z图3-5 表3-5 XnSn01AA/0C/0BA/0C/1CC/0D/0DA/0B/0Sn+1/Zn3-2解 该电路的状态表如表3-5所示

2、，为米里型电路。输入序列： 1 0 1 1 1 0 1状态序列： A C C D B C C D输出序列： 0 0 0 0 1 0 0最后一位输入后电路处于D状态。3-3 解 逻辑符号如图3-8所示，真值表如表3-6所示，工作波形如图3-9所示。QQSR图3-8表3-6S RQn+100011011Qn01FSRQQ图3-93-4 解 输出波形如图3-11所示。CPSR图3-10QQ图3-113-5 解 Q端波形如图3-13所示。3-6 CPD图3-12JCPK图3-14Q图3-15Q图3-13 解 Q端波形如图3-15所示。 3-7 TCPQ图3-17解 Q端波形如图3-17所示。图3-16

3、TCPQQ1TC13-8 CPQCPQCPQ(a) (b) (c)图3-19解 各触发器的Q端波形分别如图3-19(a)、(b)、(c)所示。JCPKPRCLR图3-21Q 3-9 解 Q端的输出波形如图3-21所示。1J1KC1QQCPJKRSCLRPR图3-203-10 解 Q1、Q0的输出波形 如图3-23所示。CLKXQ1Q0图3-23图3-221DCLKQ1Q1SRC11J1KC1Q0Q0RSX3-11 解 8进制异步行波加法计数器电路如图3-24所示。图3-24CLK1DQ0Q0C11DQ1Q1C11DQ2Q2C13-12解 4进制异步行波可逆计数器电路如图3-25所示。CLK图3

4、-251J1KC1Q0Q01J1KC1Q1Q1=1X11113-13 解 5进制异步加法计数器电路如图3-26所示。CLK1TQ0Q0SRC1111TQ1Q1SRC1111TQ2Q2SRC111&图3-263-14 解 8进制同步减法计数器电路如图3-27所示。图3-271TQ0Q0C11TQ1Q1C11TQ2Q2C1&1CLK3-15 CLK图3-281J1KC1Q0Q01J1KC1Q1Q1=1X11解 4进制同步可逆计数器电路如图3-28所示。3-16 解 用7493构成的13进制和172进制计数器电路分别如图3-29和图3-30所示，因为13=(1101)2，172=1610+12。74

5、93CPACPBR01R02QD QC QB QA&CLK图3-29Z图3-30Z7493CPACPBR01R02QD QC QB QACLK7493CPACPBR01R02QD QC QB QA&3-17 分别用74163构成8421BCD和5421BCD加法计数器，并画出全状态图。解 8421BCD加法计数器及全状态图如图3-31所示，采用同步清0方式变模。1174163COCLRCPPT QD QC QB QALDD C B ACLK1&0000000100100011010010011000011101100101101010111100110111111110图3-315421BCD

6、加法计数器及全状态图如图3-32所示，采用预置方式变模。根据5421BCD码的编码规律，当QDQCQBQA=0100时，下一个CP脉冲应置入1000；当QDQCQBQA=1100时，下一个CP脉冲应置入0000。因此，当QCQBQA=100时应使74163处于置数状态，即，且预置数。图3-3211174163COCLRCPPT QD QC QB QALDD C B ACLK00011100000001001000110100110010111010100110000101011001111101111111103-18 直接用74163级联构成256进制同步加法计数器。 解 256进制同步加法

7、计数器电路如图3-33所示。图3-33 1174163COCLRCPPT QD QC QB QALDD C B ACLK74163COCLRCPPT QD QC QB QALDD C B A11111 3-19 用74162构成2100进制程控加法计数器。当构成41进制计数器时，预置数Y为多少？解 程控加法计数器如图3-34所示。当构成41进制计数器时，预置数Y=59并以8421BCD码形式输入。图3-34Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 预置数Y1174162COCLRCPPT QD QC QB QALDD C B ACLK174162COCLRCPPT QD QC QB QA

8、LDD C B A1113-20 解 用预置法和清0法构成的6进制加法计数器及状态图分别如图3-35和图3-36所示。0000 074192COBOCPUCPD QD QC QB QALD D C B A CLRCLK1&图3-35000000010010001101000101图3-36 174192COBOCPUCPD QD QC QB QALD D C B A CLRCLK1&0000000100100011010001013-21 解 7进制减法计数器电路、计数状态图和工作波形如图3-37所示。0110 074192COBOCPUCPD QD QC QB QALD D C B A CL

9、R1CLK&图3-370000000100100011010001010110CLKQDQCQBQALD1101 074193COBOCPUCPD QD QC QB QALD D C B A CLR1CLK1&图3-39图3-38 174193COBOCPUCPD QD QC QB QALD D C B A CLRCLK1&3-22 解 用74193构成的14进制加法计数器和减法计数器电路分别如图3-38和3-39所示。3-23 图3-40CLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0 CP解 输出使能，低电平有效，优先级最高；异步清0，低电平有效，优先

10、级第2；同步清0，低电平有效，优先级第3；异步置数，低电平有效，优先级第4；同步置数，低电平有效，优先级第5；CP时钟信号，上升沿有效； D3D2D1D0预置数输入。0111CLK&CLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0 CP0111CLK&CLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0 CP0111CLK&CLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0 CP00000111CLK&CLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0

11、 CP0000图3-41该计数器有异步、同步两种不同的清0方式和异步、同步两种不同的置方式。该计数器的惯用符号如图3-40所示，用它构成的几种8421BCD码计数器电路如图3-41所示。3-24 用3-23题表3-7中描述的4位2进制同步加法计数器构成256进制计数器。图3-42CLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0 CPCLRACLRSLDALDSCO Q3 Q2 Q1 Q0 OEND3 D2 D1 D0 CPCPCEND/UCO QD QC QB QA LDD C B A 异步置数控制，低电平有效；计数使能，低电平有效；减法/加法计数控制，高

12、电平为减法，低电平为加法；DCBA预置数输入；CP时钟信号，上升沿有效。该芯片的逻辑功能为异步置数、计数使能的16进制可逆计数器，其惯用逻辑符号如图3-44所示，用它构成的两种计数规律的10进制计数器如图3-45所示。图3-4574191MAX/MINCPCEND/UCO QD QC QB QA LDD C B A &000000CLK74191MAX/MINCPCEND/UCO QD QC QB QA LDD C B A &100101CLK3-26 用74161构成24小时计时器，要求采用8421BCD码，且不允许出现毛刺。解 用74161构成的24小时计时器如图3-46所示，时钟脉冲CL

13、K的周期为1小时。由于要求采用8421BCD码，因此74161必须接为10进制计数器；由于不允许出现毛刺，因此74161不能使用异步清0方式变模。图3-460 0 0 0 0 0 0 01174161COCLRCPPT QD QC QB QALDD C B ACLK74161COCLRCPPT QD QC QB QALDD C B A111&1&3-27 用74163和四选一数据选择器构成序列产生器。 解 序列周期为10，因此首先需要用1片74163设计一个10进制计数器。又因为要求使用四选一数据选择器来产生序列，因此必须用四选一数据选择器来实现1个4输入逻辑函数，该逻辑函数的输入即为7416

14、3的输出变量QDQCQBQA，该逻辑函数的输出即为所要求的输出序列。图3-4874163COCLRCPPT QD QC QB QALDD C B A1110D3 D2 D1 D0 MUX YA1 A0Z11&CLR利用图3-47所示卡诺图，可以求得四选一数据选择器的地址选择变量A1A0=QBQA，数据输入变量 。序列产生器电路如图3-48所示。 QBQAQDQC0001111000110101010011FFFF1010FF图3-473-28 解 左侧74161只工作在计数方式，从QD、QC、QB、QA输出可分别得到CLK的16分频、8分频、4分频和2分频信号输出；右侧74161可工作在置数和

15、计数两种工作方式，电路按照程控计数器连接，分频次数N2=16-Y3Y2Y1Y0。（1）此时数据选择器选择QC输出，N2=16-8=8，因此，输出Z的频率；（2）此时，总的分频次数，有两种具体的分频方案：方案1：左侧74161 8分频，右侧74161 16分频，此时Y5Y4Y3Y2Y1Y0=；方案2：左侧74161 16分频，右侧74161 8分频，此时Y5Y4Y3Y2Y1Y0=。（3）要使输出Z的频率最高，则应两片74161 的分频次数都为最少，即两片74161 都为2分频，因此Y5Y4Y3Y2Y1Y0=。此时，最高输出频率（4）要使输出Z的频率最低，则应两片74161 的分频次数都为最高，即

16、两片74161 都为16分频，因此Y5Y4Y3Y2Y1Y0=。此时，最低输出频率3-29 解 有关表达式如下，全状态图如图3-51所示。功能：自启动可控9进制计数器。X=1时，保持；X=0时，计数。 0010000000001101011011100101101110110111011110011001001000010110010100101图3-511010110101110 3-30 解 左移方式的3级移位寄存器电路如图3-52所示。Q2Q21JC11KQ0Q01JC11KQ1Q11JC1C1Q1Q11DC1Q0Q0XCLKZ图3-67解 由于D触发器的次态方程为，因此可画出电路的连接图

17、如图3-67所示。3-46 解 CPLD有阵列扩展型和单元型两种电路结构，习惯上称为FPGA的器件属于单元型结构。3-47 解 主动配置即主动重构，在这种配置方式中，是由PLD器件本身来控制配置过程的；而被动配置即被动重构，在这种配置方式中，是由微机来控制配置过程的。3-48 解 XC9500系列CPLD器件采用FLASH编程工艺和ISP编程技术。3-49 解 FB中包含可编程与阵列、乘积项调配电路和宏单元3部分，其中，可编程与阵列用于产生乘积项；乘积项调配电路用于再分配乘积项；宏单元用于改变电路的输出结构。3-50 解 FLEX1OK系列CPLD器件采用SRAM编程工艺和ICR编程技术，它主

18、要由逻辑阵列块LAB、嵌入式阵列块EAB、IO单元IOE和快速通道互连FTI等4部分组成。其中，LAB用于实现一般逻辑功能，EAB用于实现存储功能，IOE用于实现输入、输出功能，FTI用于各单元的快速互连。3-51 解 PLD器件的开发过程一般包括以下4个阶段：设计输入，编译处理与仿真，器件编程（下载），器件测试。自测题31. (30分)完成下列各题：解 （1）内含存储器件，存在输出到输入的反馈，电路具有记忆功能；（2）米里型电路的输出表达式与外部输入X有关，而摩尔型电路的输出表达式与外部输入无关；米里型电路的状态表中输出Z与次态列在一起，而摩尔型电路的状态表中输出Z单独列出；米里型电路的状态

19、图中输出Z与输入X一起位于向线旁，而摩尔型电路的状态图中输出Z位于状态圈中。（3）J1nK1n栏的激励依次为0，1，0，1；T0n栏的激励依次为1，1，1，1。（4），因此。（5）电路如图3-68所示。CLK1DQ0Q0C11DQ1Q1C11DQ2Q2C1图3-68（6）。（7）8，16，15。（8）8K8位。（9）GAL器件采用与或阵列结构。GAL22V10的OLMC有低有效组合输出、高有效组合输出、低有效时序输出、高有效时序输出等4种组态方式。图2XCLKQ1Q0（10）ISP、ICR的相同之处是它们都可以在电路或系统中对PLD器件编程。不同之处在于，ISP编程在计算机主导下进行；而ICR

20、编程既可以在计算机主导下编程，也可以由PLD器件本身主导编程。2. 解 （1）与输入波形对应的Q1、Q0波形如图2所示。 （2）该电路为同步时序电路。（3）该电路实现移位寄存器功能。0/0ABCDE1/01/00/01/01/00/00/11/0图3-710/03. (15分)某同步时序逻辑电路的状态表如表3-11所示，试画出其状态图。如果电路的初始状态为A，输入X序列为，试求其状态序列和输出序列。最后1位输入后，电路处于什么状态？解 状态图如图3-71所示。输入序列X： 0 1 0 1 0 1 0 0 1状态序列S：A A B C D E D E A B输出序列Z： 0 0 0 0 1 0

21、1 0 0最后1位输入后，电路处于B状态。4. 解 。如果要实现68分频，预置数Y=100-68=32=()8421BCD。5. 解 M=200=1612+8，电路连接如图3-73所示。图3-73CLK&7493CPB CPAR01R02QD QC QB QA 7493CPB CPAR01R02QD QC QB QA 6. (15分) 用74194构成模7计数器并画出全状态图。要求采用左移方式。解 用74194构成的模7计数器电路及全状态图如图3-74所示。 图3-74&CPCLRM1M0DR A B C D DLQA QB QC QD 7419410CLK100010011001110000

22、10001100111011110010100100101101110101101010001107. (附加题，20分) 天安门城楼是我国著名的古建筑。为了避免参观者过于拥挤带来安全隐患和损坏城楼，必须控制天安门城楼上的参观人数。试用74192为天安门城楼设计一个自动控制电路，当城楼上不满99人时，横杆自动抬起，允许购票者上楼；当城楼上满99人时，横杆自动放下，禁止参观者上楼。已知在天安门城楼西侧的登楼口和东侧的下楼口各设有一个传感器，每当一个人经过传感器时，产生一个负脉冲。假设不存在同时上、下楼的情况。图3-7574192COBOCPUCPD QD QC QB QALD D C B A CLR 1 0 1 074192COBOCPUCPD QD QC QB QALD D C B A CLRXYZ解 该控制电路本质上是一个模100的可逆计数器。设上、下楼传感器信号分别为X和Y，控制电路输出为Z，且Z=0表示横杆放下，Z=1表示横杆抬起，则控制电路如图3-75所示。