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1、精选学习资料 - - - - - - - - - 试验一名师精编优秀教案I 半加器和全加器试验平台试验要求使用 TTL 小规模集成电路芯片74LS00 搭建半加器电路和全加器电路,电路的输入接试验平台开关,电路输出接试验平台的发光管；期望同学们能够通过试验把握使用基本门电路设计实现 数字电路的方法；试验原理在数字电路中,门电路就是用来实现基本规律关系的电路,比如这个试验中的半加器和全加 器；最基本的门电路是与门、或门和非门,由这些门可以组合成其它的规律电路；门电路最初由 分立元件组成,集成电路显现后,我们现在使用的门电路都是集成门电路；半加器：完成两个一位二进制数的相加而求得“ 和” 及“ 进
2、位”；全加器：当多位二进制数相加时,高位的相加运算除了要将本位的加数和被加数相加以外,仍要考虑低位是否有向该位的进位；全加器完成将两个一位的二进制数相加,并考虑低位来的进 位,相当于三个一位二进制数相加的电路；试验步骤1 设计 依据半加器和全加器列出真值表,写出输出函数,由于试验要求使用“ 与非门” 实现,将输出 函数转换为“ 与非门” 形式,画出访用与非门实现半加器和全加器的电路图；& A B & & 1 & SH Ai Bi & & & & Ci SHi & CH Ci-1 & & & Si & 半加器与非门电路 全加器与非门电路2 连线请 特殊留意 VCC和 GND的连接,不要接错,以免
3、芯片烧毁！所用芯片的Vcc 连起来接 +5V ；所用芯片的GND 连起来接地（ GND ）；电路的输入接试验平台开关,电路的输出接试验平台的发光管；试验供应的74LS00 芯片规律与引脚图如下；每块芯片中有四组2 输入端与非门（正规律） ,依据步骤 1 设计的电路图, 搭建半加器电路需要5 个与非门 （ 可使用 2 块 74LS00 芯片）,搭建全名师归纳总结 - - - - - - -第 1 页,共 37 页精选学习资料 - - - - - - - - - 加器电路需要9 个与非门（可使用名师精编优秀教案3 块 74LS00 芯片）；双列直插封装 74LS00 芯片规律图和引脚图3 验证开关
4、向上拨为“1” ,向下拨为“0”；发光管为“1” 时点亮,为“0” 时熄灭；依据真值表,检验你所搭建的半加器和全加器电路,是否满意设计要求；教你一招： 试验平台上可能有个别开关、发光管故障,可以将导线一端接开关,一端接发光管,假如开关向上拨时,发光管点亮；开关向下拨时,发光管熄灭,说明开关、 发光管、 导线都是好的； 完成连线后的电路可能有误,此法也可帮你检查电路故障；试验报告要求在没有万用表的情形下,1 填妥 姓名 、班级 外,必需填写完成报告的 日期（年月日） ,以后的试验报告要求里不再冗述；2 写出访用 TTL 小规模集成电路芯片 74LS00 完成半加器的设计和实现的完整过程（依据功能
5、要求列真值表 -写输出函数 -将输出函数变换成“ 与非门” 形式 线-验证结果）-画出电路图 -依据芯片引脚连3 结合试验中接触和使用的小规模集成电路,请说说什么是集成电路？常用的中小规模集成电路产品有哪些？4 试验过程中你遇到了哪些问题？试验刚开头时,在哪里？你觉得运算机硬件课程的试验最难懂得的地方5 试验一和试验二使用两种不同的方式（小规模集成电路,可编程器件）实现全加器电路,就两 种方式谈谈你试验的体会；名师归纳总结 - - - - - - -第 2 页,共 37 页精选学习资料 - - - - - - - - - 试验二名师精编优秀教案 全加器 II FPGA 设计流程试验平台EDA/
6、SOPC 试验开发平台,试验二以后的全部试验都使用此开发平台；试验要求依据试验平台供应的 Altera 公司可编程器件 FPGA（现场可编程门阵列） ,使用 Altera 公司的EDA 设计开发工具 QuartusII ,用原理图方式设计实现全加器电路,电路的输入接试验平台开关,电路输出接试验平台的发光管；期望同学们能够通过试验把握使用可编程器件设计实现数字电路的方法；试验原理使用可编程器件进行数字电路设计,将传统的“ 设计 硬件搭试 焊接” 过程变为“ 设计编译 下载” 的过程,其主要工作都在运算机内完成,先将设计输入运算机,再由开发系统将其转换成编程文件下载到可编程器件中；全加器电路图的设
7、计同试验一；试验步骤1 新建工程试验室机器安装的设计环境为：Quartus II Version 9.0 ；双击桌面 图标,运行 Quartus II 软件；用 New Project Wizard 工具选项创建此设计的工程,并设计相关信息；点击菜单项File- new project wizard ,显现 introduction 对话框,如图1；图 1名师归纳总结 单击 next,进入 Directory ,name,Top-Level Entity设置对话框,挑选工程存放路径（请在E第 3 页,共 37 页- - - - - - -精选学习资料 - - - - - - - - - 名师精
8、编 优秀教案盘或 F 盘新建一个工程相文件夹,试验室的 C 盘、D 盘及桌面被爱护） 、工程名称和顶层模块名称（本例工程名和顶层模块名均设为 字；如图 2；fadder；）留意：全部的名称和路径均不能包含空格和汉图 2 跳过图 3 所示 Add Files 对话框,该对话框设置用来将已存在的设计文件加入到工程中；图 3 名师归纳总结 点击next,进入Family & devices settings 对话框,指定FPGA器件为Cyclone 系列的第 4 页,共 37 页EP1C12F324C8,如图4；Cyclone 系 列 FPGA 是 Altera 公司最初（2002 年）的低成本FP
9、GA；2004- - - - - - -精选学习资料 - - - - - - - - - 名师精编 优秀教案年和 2006 年, Altera 公司又推出了更新的,密度更高的 一步巩固它在大批量、低成本应用解决方案中的位置；图 4 图 5 Cyclone II 和 Cyclone III 系列 FPGA,进图 5 对话框用来设置第三方 EDA 工具,包括综合工具,仿真工具和时序分析工具,这里我们点击 Next 跳过；名师归纳总结 - - - - - - -第 5 页,共 37 页精选学习资料 - - - - - - - - - 名师精编 优秀教案图 6 标题栏菜单栏工具栏资源治理区 工程工作区
10、编译状态区信息显示区图 7 最终,新建工程向导会依据你之前一步一步的设置,给出一个工程设置概述页如图 6,单击finish 完成工程创建；完成后,QuartusII 界面如图 7 所示；全部在新建工程向导中进行的设置,在工程建立完成后,都可以通过 QuartusII 菜单项进行修改；名师归纳总结 - - - - - - -第 6 页,共 37 页精选学习资料 - - - - - - - - - 名师精编 优秀教案2 设计输入点击菜单项File- new ,显现新建源文件对话框如图8,数字电路的设计文件总的来说有两种方式,原理图方式和硬件描述语言方式,这次试验我们使用原理图方式设计电路,所以挑选
11、新建一个“Block Diagram/Schematic File ” 文件,图8,点击“OK ” 按钮,打开原理图编辑器；图 8 原理图编辑器的工具栏如图 10 所示, 工具栏上的按钮作用依次分别是“ 分别窗口切换”、“ 选择” ,“ 添加文字”、“ 符号工具”、“ 块工具” 、“ 正交结点工具”、“ 正交总线工具”、“ 正交管道工具”、“ 橡皮筋工具” 、“ 部分线挑选工具”、“ 放大缩小工具”、“ 全屏” 、“ 查找工具 ” 、“ 水平翻转”、“ 垂直翻转” 、“ 逆时针 90 度翻转” 、“ 矩形工具”、“ 椭圆工具” 、“ 直线工具”、“ 弧线工具”；图 9 QuartusII 供应
12、了很多基本库元件给用户使用,依据试验一全加器的设计,共需要 9 个“2 输入与非门电路”模块； 在原理图编辑区的空白处双击鼠标,或点击符号工具 打开 Symbol 对话框如图 9；在 Symbol 对话框中,设计全加器电路需要的“ 与非门” 可以通过挑选“ Primitives-logic ”基本原件库中的“nand2” 模块,点击“OK ” ,将该模块加入原理图中；重复该过程,或在原理图编辑区选中已经添加好的 nand2 模块,使用 Ctrl+C 和 Ctrl+V 连续添加；全加器电路的输出端口和输入端口,在 Symbol 对话框中,使用 “ Primitives-pin ” 库中的“ in
13、put”模块和“output” 模块,添加到原理图中；添加完成后,可以在原理图中双击各个输入输出模块,为它们改名,尽量让端口名称具有可读性,本例可改为Ai 、Bi 、 Ci-1 、SHi 、Si、Ci 如图 11；名师归纳总结 与非门、输入端口、输出端口之间的连接使用“ 正交结点工具”完成；第 7 页,共 37 页完成后的原理图如图11；- - - - - - -精选学习资料 - - - - - - - - - 名师精编 优秀教案图 10 图 11 设计输入完成后, 储存文件, 将模块名命名为顶层模块名,即新建工程时指定的顶层模块名,本例为： fadder.bdf；新建的文件默认情形下会自动加
14、入到工程中；3 规律综合名师归纳总结 为工程添加好设计文件以后,下一步就是对工程设计进行综合,本例使用QuartusII 软件内嵌第 8 页,共 37 页- - - - - - -精选学习资料 - - - - - - - - - 的分析综合工具名师精编优秀教案按钮,对设计进行综合；Analysis & Analysis & Synthesis 进行；点击工具栏中Synthesis 将检查工程的规律完整性和一样性；设计假如综合通过,编译状态显示区中 Analysis & Synthesis 步骤前面会显示绿色的勾,假如设计有错误,会显示红色的叉,如图 12,出错行号及错误缘由会显示在信息显示区中
15、,如图 13；图 12 图 13 依据错误缘由提示修改设计,完成修改后,重新综合,直到综合通过,资源治理区中可以点击顶层模块名称前的号,显示模块间的树形结构,编译状态显示区的Analysis & Synthesis步骤前显示绿色的勾,如图14；图 14 初学者往往不习惯阅读错误信息；实际上学会读懂错误信息是很有用的！4 功能仿真在综合通过以后,只能够说明设计符合语法规范,但并不能保证设计满意功能要求,需要通名师归纳总结 过功能仿真,来验证电路功能是否符合设计要求,功能仿真的考察是的电路在抱负环境下的行为,第 9 页,共 37 页- - - - - - -精选学习资料 - - - - - - -
16、 - - 名师精编 优秀教案不考虑电路门推迟与线推迟；这里使用 1 新建仿真波形图文件QuartusII 自带的波形图仿真工具进行；要使用 QuartusII 自带的波形图仿真工具进行仿真,第一要新建一个波形图文件；在 File 菜单中挑选 New,显现如图 8 中所示对话框, 在 Verification/Debugging Files 页中挑选 Vector Waveform File,点击 OK 按钮,显现一个空的波形图文件,如图 15；图 15 2 添加观看信号结点用菜单 Edit-Insert-Insert Node or Bus ,打开如图 16 所示对话框；可以直接在 Name
17、文本框中直接输入信号名称,也可以通过点击按钮 Node Finder ,打开结点查询对话框来如图 17,来添加需要观看的信号；图 16 本例在 Node Finder 对话框的 Filter 选项下拉菜单中挑选Pins:all ,然后点击 List 按钮,在 Nodes 名师归纳总结 Found 列表中,选中Ai 、Bi 、Ci-1 、SHi 、Si、Ci 信号,双击或使用按钮,将它们添加到观看第 10 页,共 37 页信号中；最终点击“OK” 按钮,完成观看信号的添加；- - - - - - -精选学习资料 - - - - - - - - - 名师精编 优秀教案图 17 3 编辑输入波形在
18、Name 栏中选中输入信号的名称,这组输入信号所在的行将被高亮,如图 18；通过菜单Edit-Value ,或者直接使用工具栏按钮对输入信号的波形进行设定；图 18 如图 19 工具栏上的按钮作用分别是“ 分别窗口切换”、“ 挑选” ,“ 添加文字”、“ 编辑波形”、“ 放大缩小”、“ 全屏幕切换”、“ 查找” 、“ 替换” 、“ 设置为 Unknown ”、“ 置 0”、“ 置 1” 、“ 设置为高阻” 、“ 设置为 Weak Unknown ”、“ 设置为 Weak Low ” 、“ 设置为 Weak High ”、“ 设置为 Don t Care” 、“ 设置为取反”、“ 设置计数值”、
19、“ 设置时钟”、“ 设置为任意值”、“ 设置随机值”、“ 贴齐网格线”、“ 排序” ；图 19 信号添加完成并且编辑好波形后,储存文件,本例为 fadder.vwf；4 在 QuartusII 中指定仿真文件用菜单 Assignment-Setting 在 Simulator Settings 中,设置 Simulation mode 为“Functional ”,设置 fadder.vwf 为仿真输入文件,仿真终止的条件可以依据需要在Simulation Period 项中挑选,名师归纳总结 如图20 挑选仿真运行80ns 终止；点击“OK ” 按钮完成设置；第 11 页,共 37 页- -
20、 - - - - -精选学习资料 - - - - - - - - - 名师精编 优秀教案图 20 5 生胜利能仿真网表用菜单 ProcessingGenerate Functional Simulation Netlist ；假如缺少这一步,在仿真运行时,QuartusII产 生 出 错 提 示 ：“Error: Run Generate Functional Simulation Netlist quartus_map seven_seg -generate_functional_sim_netlist to generate functional simulation netlist fo
21、r top level entity seven_seg before running the Simulator quartus_sim ” ,无法完成仿真；6 运行仿真通过工具栏 按钮启动仿真；7 观看分析仿真结果仿真完成后,依据生成的仿真波形图,对比全加器真值表,分析结果是否正确；本例结果如图 21；名师归纳总结 - - - - - - -第 12 页,共 37 页精选学习资料 - - - - - - - - - 名师精编 优秀教案图 21 5 布局布线1约束引脚（如本试验的LED Switches & Buttons模块） 之间的FPGA 电路板与试验平台上各个资源模块连接是固定的,应
22、当依据它们之间的连接关系对FPGA 的引脚进行引脚约束；约束引脚是将顶层设计文件的输入输出端口指定到 FPGA 器件的实际引脚；引脚对应关系见附表；使用菜单项 Assignment-Pins 进入引脚安排编辑窗口,完成后的安排图 22；图 22 不要遗忘引脚约束！在以后的设计中,假如遗忘了导入引脚约束文件,编译也不会报错,此时由软件自动安排未约束的引脚,但是和实际连接关系就不一样了；后果是不能通过在试验仪上的验证；名师归纳总结 - - - - - - -第 13 页,共 37 页精选学习资料 - - - - - - - - - 2布局布线、生成编程文件名师精编优秀教案引脚约束完成后,在 Qua
23、rtusII 界面的工具栏中,点击 按钮,对设计进行全编译；此外,也可以使用菜单项 Processing-Compiler Tool 打开编译工具对话框,如图 23,点击 Fitter区域中的 按钮和 Assembler 区域中的 按钮来执行布局布线和生成编程文件,也可以直接点击 Start 按钮来完成全编译过程；图 23 假如设计文件或引脚约束有改动,肯定要重新进行全编译；6 时序仿真（附加题,有爱好的同学挑选完成）功能仿真不考虑传输推迟,主要目的是检查规律功能有没有错误,是否符合设计要求；时序仿真包含了延时信息,它能较好地反映芯片的工作情形；用菜单 Assignment-Setting 在
24、 Simulator Settings 中,更换设置 Simulation mode 为“ Timming ”,设置完成后重新运行仿真,观看结果,本例如图 24；图 24 与功能仿真时得到的波形图不同,在时序仿真得到的波形图没有那么完善,由于信号经过任何门电路和导线都存在一个时间推迟问题 即达到稳固状态；观看电路推迟的情形；,使得电路的输入到达稳固状态时,输出并不肯定能立名师归纳总结 - - - - - - -第 14 页,共 37 页精选学习资料 - - - - - - - - - 名师精编 优秀教案7 配置器件（或称编程、下载）对可编程器件FPGA 进行配置（编程） ,俗称下载, 下载前打
25、开试验平台电源；25；单击点击工具栏按钮,或使用菜单项Tool-Programmer进入器件编程话框,如图按钮,可以挑选编程电缆硬件设置,如图26,由于试验设备使用的是USB-Blaster 下载电缆,所以本例中使用 USB-Blaster 作为硬件接口；设置完编程硬件后,在编程界面,在 Mode 中挑选编程模式,本例使用 JTAG 模式；勾选Program/Configure 选项框, 单击 按钮开头器件编程；在 Process进度条中会显示编程进度；完成后,在 QuartusII 的信息显示区中, 会报告胜利或出错信息；留意：信息显示在 QuartusII的信息显示区中,不在编程窗口中；编
26、程界面左侧的其它按钮分别表示停止编程；自动检测编程硬件是否连接；删除编程文件；更换选中的编程文件；储存文件；添加用户自定义的器件；更换编程文件的次序；图 25 图 26 8 测试验证名师归纳总结 器件被胜利配置后,就可以进行验证了；拨动连接全加器输入端口Ai ,Bi , Ci 的开关,观看第 15 页,共 37 页连接全加器输出端口Si,Ci 的发光管显示是否正确；- - - - - - -精选学习资料 - - - - - - - - - 名师精编 优秀教案试验三 七人表决器试验要求使用 EDA 设计开发工具 QuartusII ,以原理图方式设计实现七人表决器电路,当表决器的七个输入中有 4
27、 个以上（含 4 个）为“1” 时, u 表决器输出为“1” ,否就为“0”；用七个开关作为表决器的七个输入,输入为规律“1” 时表示表决者“ 赞成”,输入为“0” 代表“ 不赞成” ” ；用二个发光管作为表决器的输出,发光管点亮（规律 1）表示表决“ 通过”,发光管熄灭表示表决“ 不通过” ；试验原理七人表决器的方案很多,这里给出一个使用多个一位全加器实现的电路参考,见“ 设计输入” ,其中的一位全加器我们利用试验二的设计；试验步骤1 试验预备打开 QuartusII 环境,使用 File-Open Project 打开上一次的全加器试验工程,双击顶层模块打 fadder 开原理图文件,然后
28、使用 File-Create/_Update-Create Symbol Files For Current File,将顶 层原理图方式设计的全加器模块转换为符号文件 fadder.bsf；在 E 盘或 F 盘新建一个文件夹（全部的名称和路径均不能包含空格和汉字）,将试验二全加器工程中的全加器原理图文件 fadder.bdf,以及刚才生成的全加器符号文件 fadder.bsf,一起拷入新建的文件夹中；2 新建工程参考试验二指导,在上一步新建的文件夹内创建 seven；3 设计输入QuartusII 工程,工程名和顶层模块名均设为点击菜单项 File- new ,新建原理图 Block Dia
29、gram/Schematic 文件, 在空白编辑区内双击鼠标左键,或使用符号工具,打开 symbol 对话框；在 Libraries 中,除了 QuartusIIa 提供的库元件外,由于在“ 试验预备” 步骤中,往工程文件夹内中拷入了 fadder.bsf 符号文件,所以在 Project 树下,可以观察当前工程路径下自己定义的元件 fadder.bsf；点击“OK ” 按钮,将 fadder 模块加入原理图中；重复该过程,共添加 4 个一位全加器模块；名师归纳总结 在 Symbol 对话框中,使用“ Primitives-pin ” 库中的“input” 模块和“output” 模块,为设第
30、 16 页,共 37 页计添加输入端口和输出端口；使用“Primitives-logic ” 库中的“not” 模块 ,输出端口pass取反后- - - - - - -精选学习资料 - - - - - - - - - 送给输出端口 deny；名师精编优秀教案模块之间的连接使用“ 正交结点工具”为 seven.bdf）；4 规律综合参考试验二指导；5 布局布线完成；完成后的原理图如下,储存文件（本例使用菜单项 Assignment-Pins 进行引脚安排,完成后引脚安排如下图；引脚约束完成后,在QuartusII 界面的工具栏中,点击 按钮,对设计进行全编译；6 编程参考试验二指导；7 验证拨动
31、开关,观看发光管,验证在全部输入条件下的输出结果是否正确；名师归纳总结 - - - - - - -第 17 页,共 37 页精选学习资料 - - - - - - - - - 名师精编 优秀教案试验报告要求1 完善设计：在表决通过时,用试验平台上的扬声器报鸣提示；在原基础上使用 数码管 显示赞成 票数 ,写出设计方法； （提示：票数就是几个一位全加器运算出来的最终的结果；想在数码管上显示,需要设计译码器电路； ）2 使用 VHDL 语言设计七人表决器电路；附：数码管段码表发光二极管组成的显示器是嵌入式应用产品中最常用的廉价输出设备；它由如干个发光二极管按肯定的规律排列而成；当某一个发光二极管导通
32、时,相应的一个或一笔画被点亮,掌握不同组合的二极管导通,就能显示数字和少量字符； 常用的七段显示器如下图；一位显示器由八个发光二极管组成,其中七个发光二极管 ag 掌握七个笔画（段）的亮或暗,另一个掌握一个小数点的亮和暗；试验平台上的七段数码管是共阴极的（发光二极管阳极连在一起称为共阳极显示器,阴极连在一起称为共阴极显示器）,也就是输出为高电平的时候,二极管会导通；例如显示一个“0” ,就是 abcdef 导通, gh 截止；依据表可知,段码为 3FH；试验平台上有八个数码管,它们的 abcdefgh 都连接在一起,由用户掌握,8 个数码管的位选信号由一片 74LS138 译码器供应,译码器的
33、输入端（SEL0 ,SEL1, SEL2）由用户掌握,例如SEL0 ,SEL1,SEL2 如为为 000, 就选中最右边的数码管,而其余数码管关闭；名师归纳总结 显示16 进制h 表七段数码管段码表d c b a 第 18 页,共 37 页g f e 0 3F 0 0 1 1 1 1 1 1 1 06 0 0 0 0 0 1 1 0 2 5B 0 1 0 1 1 0 1 1 3 4F 0 1 0 0 1 1 1 1 4 66 0 1 1 0 0 1 1 0 5 6D 0 1 1 0 1 1 0 1 6 7D 0 1 1 1 1 1 0 1 7 07 0 0 0 0 0 1 1 1 8 7F 0
34、 1 1 1 1 1 1 1 9 6F 0 1 1 0 1 1 1 1 A 77 0 1 1 1 0 1 1 1 B 7C 0 1 1 1 1 1 0 0 C 39 0 0 1 1 1 0 0 1 D 5E 0 1 0 1 1 1 1 0 E 79 0 1 1 1 1 0 0 1 F 71 0 1 1 1 0 0 0 1 - - - - - - -精选学习资料 - - - - - - - - - 名师精编 优秀教案数码管译码显示设计参考试验平台上的数码管显示模块的电路原理,以及数码管的输入与与 FPGA 的管脚连接关系如下面的图、表所示：信号名称 对应 FPGA管脚名 说明7SEG-A H3
35、七段码管 A 段输入信号7SEG-B H4 七段码管 B 段输入信号7SEG-C K5 七段码管 C段输入信号7SEG-D L5 七段码管 D段输入信号7SEG-E K4 七段码管 E 段输入信号7SEG-F L3 七段码管 F 段输入信号7SEG-G L4 七段码管 G段输入信号7SEG-DP M3 七段码管 dp 段输入信号7SEG-SEL0 G4 七段码管位选输入信号7SEG-SEL1 G3 七段码管位选输入信号7SEG-SEL2 F4 七段码管位选输入信号假如只需要在数码管上显示 16 进制数据 0-1-2-3-4-5-6-7-8-9-A-B-C-D-E-F,可以参考下面的代码设计一个
36、 4-7 译码器；同学们知道 1 个 16 进制数据可以由四个二进制位表示,设计用四位的向量输入端口 switch 来表示四个二进制位；用 7 位的向量输出端口 ledaq 来表示数码管的七段（dp小数点段未考虑） ,依据 七段数码管段码表 ,进行译码器描述；向量输出端口sel 用来挑选点亮8 个数码管中的哪一个,本例中sel2:0 设置为为“000” , 点亮最右边的数码管,而其余数码管关闭,同学们也可依据自己的需要挑选点亮其它数码管；library ieee; use ieee.std_logic_1164.all; entity Decode4_7 is port switch : in
37、 std_logic_vector3 downto 0 ; - 四位输入信号 ledag : out std_logic_vector6 downto 0;-8 个数码管的7 段输出 sel : out std_logic_vector2 downto 0 - 8个数码管的位选输出 ; end Decode4_7; architecture behave of Decode4_7 is begin sel ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag ledag
38、 null; end case; end process; end behave; 摸索： 1. 假如要求除了0F 之外,仍要能够显示H,如何修改设计？2. 假如期望 8 个数码管同时点亮,你觉得可以怎么做？名师归纳总结 - - - - - - -第 20 页,共 37 页精选学习资料 - - - - - - - - - 名师精编 优秀教案试验四 四位全加器试验要求使用 EDA 设计开发工具 试验原理QuartusII ,以 VHD 语言方式设计实现组合规律电路四位全加器；四位全加器可由一位全加器以串行方式连接而成,更为高效的方式是直接用VHDL 语言实现；试验步骤1 新建工程参考试验二指导,
39、工程名和顶层模块名均设为fadder_4；2 设计输入点击菜单项 File- new ,这次试验我们使用 VHDL 描述语言方式设计电路,所以挑选新建一个“VHDL File” 文件,点击“OK ” 按钮,打开代码编辑器,将下面的代码输入空白编辑区,输入完成后,储存文件,文件名与实体名相同（本例为： fadder_4.vhd）；library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity fadder_4 is generic DATA_WIDTH : natural := 4 ; port a : in unsigned DATA_WIDTH-1 downto 0; ; b : in unsigned DATA_WIDTH-1 downto 0; result : out unsigned DATA_WIDTH downto 0 end entity; architecture behave of fadder_4 is begin result = 0 & a +