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1、实验报告：比较器的版图设计与实现1. 实验目的 1.1 了解Schematic设计环境；1.2 掌握比较器电路原理图输入方法； 1.3 掌握比较器电路的版图绘制方法；1.4 掌握版图DRC、LVS验证及仿真方法。2. 实验内容： 1）、比较器的电路及仿真：局部电路图：完整电路图激励信号（以表格的形式给出）FunctionDC voltage/VVoltage1/VVoltage2/VPeriod/SPulse width/SVdddc1.8gnddc0INPsin0.9-0.91000nINNsin0.9-0.9600nP1Dpulse1.80400n200n电路图的仿真结果。2）、比较器的版
2、图及仿真：版图（写出版图的面积）局部版图版图面积大约为:10*10=100 um2完整版图版图面积大约为:25*35=875 um2版图的后仿提取网表激励信号（以表格的形式给出）FunctionDC voltage/VVoltage1/VVoltage2/VPeriod/SPulse width/SVdddc1.8gnddc0INPsin0.9-0.91000nINNsin0.9-0.9600nP1Dpulse1.80400n200n版图的仿真结果。3、收获与感悟：通过这次比较器的实验，我不仅能够熟练地使用软件进行layout，还能考虑电路的面积、器件的匹配等因素进行版图的绘制。这次实验中，我这设计比较器时，考虑了P1、P2、P3、P4以及N5、N6的匹配问题，用了指装交叉的设计思路，大大缩小了版图的面积，并且减小了一些寄生参数的影响，使电路的性能得到了优化。这次实验完成后，我在做整个比较器设计的时候，我再次对前两次设计的原件进行了一些修改，主要是优化了面积，改善了输入输出端的位置，使我能在布局比较器的时候更方便。可见我以前设计出来的版图还是有很多地方欠考虑的，特别的面积没有做最好的优化，我在最后一次大实验中做了一些完善，最后还是完成了面积比较理想的完整的比较器。在最后的布局中，我主要考虑了电路的对称性以减少比较器延迟。