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1、计数器的设计与应用计数器的设计与应用 一、试验目的1学习用集成触发器构成计数器的方法2驾驭中规模集成计数器的运用方法及功能测试方法二、试验仪器和设备数字试验箱芯片CC4013CC4O192(CC40193)译码译码显示器显示器译码电路电源，译码电路电源，用时连接用时连接信号输入最信号输入最低位是低位是A，脉冲源连续脉冲连续脉冲先先1-01-0后后0-10-1先先0-10-1后后1-01-0CC40192芯片功能芯片功能D0、D1、D2、D3计数器输入端计数器输入端Q0、Q1、Q2、Q3数据输出端数据输出端 CR清除端清除端 LD:置数端置数端CPU:加法计数加法计数CP输入输入 CPL:减法计
2、数减法计数CP输入输入 CO:进位输出端进位输出端 BO:借位输出端借位输出端40192逻辑功能表逻辑功能表74ls192功能表：输入输出CR LD CPUCPL D3D2D1D0Q3Q2Q1Q01000000dcbadcba011加计数011减计数CC4013芯片引脚三、试验原理三、试验原理n所谓计数所谓计数,就是统计脉冲的个数就是统计脉冲的个数,计数器就是实现计数器就是实现“计数计数”操作的时序逻辑电路。操作的时序逻辑电路。n计数器种类繁多。依据计数体制的不同计数器种类繁多。依据计数体制的不同,计数器可分成计数器可分成n二进制（即二进制（即2n进制）计数器和非二进制计数器两大类进制）计数器
3、和非二进制计数器两大类n依据计数器的增减趋势不同依据计数器的增减趋势不同,计数器可分为加法计数器计数器可分为加法计数器随着计数脉冲的输入而递增计数的；减法计数器随着计数脉冲的输入而递增计数的；减法计数器随着随着计数脉冲的输入而递减的计数脉冲的输入而递减的,可逆计数器可逆计数器既可递增、也可既可递增、也可递减的。递减的。n依据计数脉冲引人方式不同依据计数脉冲引人方式不同,计数器又可分为同步计数器计数器又可分为同步计数器计数脉冲干脆加到全部触发器的时钟脉冲（计数脉冲干脆加到全部触发器的时钟脉冲（CP）输入端；）输入端；异步计数器异步计数器计数脉冲不是干脆加到全部触发器的时钟计数脉冲不是干脆加到全部
4、触发器的时钟脉冲（脉冲（CP）输入端。）输入端。用用D触发器构成异步二进制加触发器构成异步二进制加/减计数器减计数器 留意留意ABCD位置位置四、试验内容四、试验内容用用D触发器构成异步二进制加触发器构成异步二进制加/减计数器减计数器nS端接输入端接输入:引脚引脚6-8-6-8nR端接输入端接输入:引脚引脚4-10-4-10（先（先1后后0）n减法计数器构成：低位触发器的减法计数器构成：低位触发器的Q端与高一位端与高一位的的CP端相连接端相连接、用用用用D D D D触发器构成异步二进制加计数器触发器构成异步二进制加计数器触发器构成异步二进制加计数器触发器构成异步二进制加计数器(1)按图接线，
5、按图接线，接至逻辑电平输出插口，将低位接至逻辑电平输出插口，将低位CP0端接端接单次脉冲源，输出端单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平接逻辑电平显示插口，各接高电平显示插口，各接高电平“1”。（2）清零后，逐个送入单次脉冲，视察并列表记录）清零后，逐个送入单次脉冲，视察并列表记录Q3Q0状态。状态。（3）将单次脉冲改为）将单次脉冲改为1Hz的连续脉冲，视察的连续脉冲，视察Q3Q0的的状态。状态。（4）将）将1Hz的连续脉冲改为的连续脉冲改为1KHz，用双踪示波器视察，用双踪示波器视察CP、Q3、Q2、Q1、Q0端波形，描绘之。端波形，描绘之。（5）将图电路中的低位触发器的）将图电路中的低位触发器的Q端与高一位的端与高一位的CP端相端相连接，构成减法计数器，按试验内容（连接，构成减法计数器，按试验内容（2），（），（3），），（4）进行试验，视察并列表记录）进行试验，视察并列表记录Q3Q0的状态。的状态。2 2测试测试4019240192的逻辑功能的逻辑功能清零清零电路电路置数置数电路电路减计数减计数电路电路3、用复位法构成五进制计数器、用复位法构成五进制计数器 4 4、计数器的级联运用、计数器的级联运用